一种IntelCPU供电兼容控制系统及其电子计算机的制作方法

一种intel cpu供电兼容控制系统及其电子计算机
技术领域
1.本发明涉及intel cpu供电技术领域，具体及涉一种intel cpu供电兼容控制系统及其电子计算机。


背景技术：

2.当前随着计算机技术的飞速发展，cpu处理器的厂商需要持续不断地更新换代以提升其工作性能，来满足市场对计算机性能的应用需求。而在cpu处理器更新换代的同时，其对应的imvp通讯协议版本也可能需要做出相应的调整，此时，主板需要更换支持同版本协议的pwm电源芯片控制电路来满足cpu的供电要求。
3.当前市面上intel的第12代cpu 的imvp通讯协议版本和13代cpu 的imvp通讯协议版本均为imvp9.1，而intel的第12代cpu 的imvp通讯协议版本为imvp8，两个版本之间存在差异，而支持不同imvp版本的pwm电源芯片的电路之间是不能够通用的。而在实际使用中，可能会出现cpu上使用的pwm电源芯片与cpu 的imvp通讯协议版本不对应的情况，此时主板cpu就无法正常使用，进而影响用户的使用。
4.有鉴于此，提出本技术。


技术实现要素：

5.本发明的目的在于提供一种intel cpu供电兼容控制系统及其电子计算机，旨在解决现有技术中的支持不同imvp版本的intel cpu的pwm电源芯片的电路之间是不能够通用的，在电源芯片与imvp版本不匹配时，导致板cpu无法正常运行，进而影响用户使用的问题。
6.本发明公开了一种intel cpu供电兼容控制系统，包括：控制器、pwm电源芯片控制电路、cpu核心供电控制电路、以及cpu集成显卡供电控制电路；其中，所述控制器的输出端与所述pwm电源芯片控制电路的输入端电气连接，所述pwm电源芯片控制电路的第一输出端与所述cpu核心供电控制电路的输入端电气连接，所述pwm电源芯片控制电路的第二输出端与所述cpu集成显卡供电控制电路的输入端电气连接，所述cpu核心供电控制电路的输出端与所述控制器的核心电源端电气连接，所述cpu集成显卡供电控制电路的输出端与所述控制器的集成显卡电源端电气连接；其中，所述控制器被配置为通过执行其内部存储的计算机程序以实现如下步骤：获取所述控制器的当前工作状态，并根据所述当前工作状态确定系统当前所需的工作电压值；向所述pwm电源芯片控制电路发送与所述工作电压值相对应的svid请求信息，以调整所述pwm电源芯片控制电路输出的脉冲信号的大小。
7.优选地，所述pwm电源芯片控制电路的芯片型号为rt3628ae。
8.优选地，所述cpu核心供电控制电路包括多个第一驱动模块、以及与多个所述第一驱动模块相匹配的多个第一上下桥电路；
其中，所述pwm电源芯片控制电路的第一输出端与所述第一驱动模块的输入端电气连接，所述第一驱动模块的第一输出端与所述第一上下桥电路的第一上桥开关管的控制端电气连接，所述第一上桥开关管的第一端接地，所述第一驱动模块的第二输出端与所述第一上下桥电路的第一下桥开关管的控制端、所述第一上下桥电路的第二下桥开关管的控制端电气连接，所述第一下桥开关管的第二端接地，所述第二下桥开关管的第二端接地所述第一驱动模块的第三输出端与所述第一上桥开关管的第二端、所述第一下桥开关管的第一端、所述第二下桥开关管的第一端电气连接，所述第一上下桥电路的输出端与所述控制器的核心电源端电气连接。
9.优选地，所述第一上桥开关管、所述第一下桥开关管和所述第二下桥开关管均为nmos管，所述第一上桥开关管的控制端、所述第一下桥开关管的控制端和所述第二下桥开关管的控制端为所述nmos管的栅极，所述第一上桥开关管的第一端、所述第一下桥开关管的第一端和所述第二下桥开关管的第一端为所述nmos管的漏极，所述第一上桥开关管的第二端、所述第一下桥开关管的第二端和所述第二下桥开关管的第二端为所述nmos管的源极。
10.优选地，所述cpu集成显卡供电控制电路包括第二驱动模块、以及第二上下桥电路；其中，所述pwm电源芯片控制电路的第二输出端与所述第二驱动模块的输入端电气连接，所述第二驱动模块的第一输出端与所述第二上下桥电路的第二上桥开关管的控制端电气连接，所述第二上桥开关管的第一端接地，所述第二驱动模块的第二输出端与所述第二上下桥电路的第三下桥开关管的控制端、所述第二上下桥电路的第四下桥开关管的控制端电气连接，所述第三下桥开关管的第二端接地，所述第四下桥开关管的第二端接地所述第二驱动模块的第三输出端与所述第二上桥开关管的第二端、所述第三下桥开关管的第一端、所述第四下桥开关管的第一端电气连接，所述第二上下桥电路的输出端与所述控制器的集成显卡电源端电气连接。
11.优选地，所述第二上桥开关管、所述第三下桥开关管和所述第四下桥开关管均为nmos管，所述第二上桥开关管的控制端、所述第三下桥开关管的控制端和所述第四下桥开关管的控制端为所述nmos管的栅极，所述第二上桥开关管的第一端、所述第三下桥开关管的第一端和所述第四下桥开关管的第一端为所述nmos管的漏极，所述第二上桥开关管的第二端、所述第三下桥开关管的第二端和所述第四下桥开关管的第二端为所述nmos管的源极。
12.优选地，所述第一驱动模块和所述第二驱动模块的芯片型号为rt9624f。
13.优选地，还包括预警组件，所述预警组件的输入端与所述控制器的输出端电气连接。
14.本发明还公开了一种电子计算机，包括计算机本体以及如上任意一项所述的一种intel cpu供电兼容控制系统，所述intel cpu供电兼容控制系统配置在所述计算机本体内部。
15.综上所述，本实施例提供的一种intel cpu供电兼容控制系统及其电子计算机，在使用的过程中，所述控制器会实时获取判断所述intel cpu供电兼容控制系统当前的工作状态，并根据该工作状态确定系统所需要的供电电压的大小；再确定好电压的大小以后，所
述控制器会向所述pwm电源芯片控制电路的电源芯片发送与所需电压相对应的svid请求信息，所述pwm电源芯片控制电路会根据所述svid请求信息输出对应的pwm脉宽调制信号给所述cpu核心供电控制电路和所述cpu集成显卡供电控制电路，以控制所述cpu核心供电控制电路和所述cpu集成显卡供电控制电路中开关管的闭合状态以及导通状态，进而控制了所述cpu核心供电控制电路提供给所述控制器的核心电源电压的大小，所述cpu集成显卡供电控制电路提供给所述控制器的集成显卡电源电压的大小。从而解决现有技术中的支持不同imvp版本的intel cpu的pwm电源芯片的电路之间是不能够通用的，在电源芯片与imvp版本不匹配时，导致板cpu无法正常运行，进而影响用户使用的问题。
附图说明
16.图1是本发明实施例提供的一种intel cpu供电兼容控制系统的结构示意图。
17.图2是本发明实施例提供的一种intel cpu供电兼容控制系统的流程示意图。
18.图3是本发明实施例提供的一种intel cpu供电兼容控制系统的pwm电源芯片控制电路的电路示意图，表示为三层矩形框，框内从上至下写明。图3a-3c是图3中各层矩形框对应的子电路的示意图。
19.图4-6是本发明第一方面提供的一种intel cpu供电兼容控制系统的cpu核心供电控制电路的电路示意图。
20.图7-9是本发明第二发明提供的一种intel cpu供电兼容控制系统的cpu核心供电控制电路的电路示意图。
21.图10是本发明实施例提供的一种intel cpu供电兼容控制系统的cpu集成显卡供电控制电路的电路示意图。
具体实施方式
22.为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
23.以下结合附图对本发明的具体实施例做详细说明。
24.请参阅图1至图3，本发明的第一实施例提供了一种intel cpu供电兼容控制系统，包括：控制器1、pwm电源芯片控制电路2、cpu核心供电控制电路3、以及cpu集成显卡供电控制电路4；其中，所述控制器1的输出端与所述pwm电源芯片控制电路2的输入端电气连接，所述pwm电源芯片控制电路2的第一输出端与所述cpu核心供电控制电路3的输入端电气连接，所述pwm电源芯片控制电路2的第二输出端与所述cpu集成显卡供电控制电路4的输入端电气连接，所述cpu核心供电控制电路3的输出端与所述控制器1的核心电源端电气连接，所述
控制器，采用立锜专有的以有限直流增益误差放大器为基础之电流控制模式的 g-navp
™
(green native avp) 控制架构，具有易于设定符合 intel cpu avp（adaptive voltage positioning, 自适应电压定位）需求之电压随载下降参数的特性，可在负载瞬变和输出电容很少的情况下以全新的快速响应机制带来优化的 avp 性能。它集成有可用于 iccmax、工作频率、过流限制阈值和自适应快速响应触发阈值等平台和功能设定的高精度 adc，提供了 vr ready 和过热指示，具有过压保护、欠压保护、过流保护和欠压锁定保护等完善的故障保护功能，支持通过 i2c 接口对热平衡、动态负载线、电压偏移量、固定 vid、保护信息和状态及电流/psys/温度等信息进行存取和设定，适用领域广泛。需要说明的是，在其他实施例中，还可以采用其他类型的电源芯片，这里不做具体限定，但这些方案均在本发明的保护范围内。
30.请参阅图4-6至图7-9，在本发明一个可能的实施例中，所述cpu核心供电控制电路3包括多个第一驱动模块、以及与多个所述第一驱动模块相匹配的多个第一上下桥电路；其中，所述pwm电源芯片控制电路2的第一输出端与所述第一驱动模块的输入端电气连接，所述第一驱动模块的第一输出端与所述第一上下桥电路的第一上桥开关管的控制端电气连接，所述第一上桥开关管的第一端接地，所述第一驱动模块的第二输出端与所述第一上下桥电路的第一下桥开关管的控制端、所述第一上下桥电路的第二下桥开关管的控制端电气连接，所述第一下桥开关管的第二端接地，所述第二下桥开关管的第二端接地所述第一驱动模块的第三输出端与所述第一上桥开关管的第二端、所述第一下桥开关管的第一端、所述第二下桥开关管的第一端电气连接，所述第一上下桥电路的输出端与所述控制器1的核心电源端电气连接。
31.具体的，在本实施例中，电源芯片开启工作后，电源芯片的第21、22、23、20、19、18、17与16引脚（即pwm1~pwm8脉宽调制信号）分别与所述cpu核心供电控制电路3的up2~up9位号8颗驱动芯片pwm，即所述第一驱动模块信号相连接；并由up2~up9位号8颗驱动芯片，即每一所述第一驱动模块的第7引脚ugate信号与5引脚lgate信号分别控制vcore，即cpu核心供电的8路上下桥mos管做开关工作，最后通过电感储能、电容滤波输出vcore电压给所述控制器1的核心供电；并且所述第一驱动模块的数量可以根据实际情况进行调整。需要说明的是，在其他实施例中，还可以采用其他类型的cpu核心供电控制电路，这里不做具体限定，但这些方案均在本发明的保护范围内。
32.请参阅图10，在本发明一个可能的实施例中，所述cpu集成显卡供电控制电路4包括第二驱动模块、以及第二上下桥电路；其中，所述pwm电源芯片控制电路2的第二输出端与所述第二驱动模块的输入端电气连接，所述第二驱动模块的第一输出端与所述第二上下桥电路的第二上桥开关管的控制端电气连接，所述第二上桥开关管的第一端接地，所述第二驱动模块的第二输出端与所述第二上下桥电路的第三下桥开关管的控制端、所述第二上下桥电路的第四下桥开关管的控制端电气连接，所述第三下桥开关管的第二端接地，所述第四下桥开关管的第二端接地所述第二驱动模块的第三输出端与所述第二上桥开关管的第二端、所述第三下桥开关管的第一端、所述第四下桥开关管的第一端电气连接，所述第二上下桥电路的输出端与所述控制器1的集成显卡电源端电气连接。
33.具体的，在本实施例中，电源芯片开启工作后，电源芯片的第24引脚pwma与所述
cpu集成显卡供电控制电路4的up10驱动芯片pwm信号相连接；并由up10驱动芯片，即所述第二驱动模块的第7引脚ugate信号与5引脚lgate信号分别控制vccgt，即cpu集成显卡供电的上下桥mos管做开关工作，最后通过电感储能、电容滤波输出vccgt电压给所述控制器1的集成显卡供电。需要说明的是，在其他实施例中，还可以采用其他类型的cpu集成显卡供电控制电路，这里不做具体限定，但这些方案均在本发明的保护范围内。
34.在本发明一个可能的实施例中，所述第一上桥开关管、所述第一下桥开关管和所述第二下桥开关管均可以为nmos管，所述第一上桥开关管的控制端、所述第一下桥开关管的控制端和所述第二下桥开关管的控制端为所述nmos管的栅极，所述第一上桥开关管的第一端、所述第一下桥开关管的第一端和所述第二下桥开关管的第一端为所述nmos管的漏极，所述第一上桥开关管的第二端、所述第一下桥开关管的第二端和所述第二下桥开关管的第二端为所述nmos管的源极。
35.在本发明一个可能的实施例中，所述第二上桥开关管、所述第三下桥开关管和所述第四下桥开关管均可以为nmos管，所述第二上桥开关管的控制端、所述第三下桥开关管的控制端和所述第四下桥开关管的控制端为所述nmos管的栅极，所述第二上桥开关管的第一端、所述第三下桥开关管的第一端和所述第四下桥开关管的第一端为所述nmos管的漏极，所述第二上桥开关管的第二端、所述第三下桥开关管的第二端和所述第四下桥开关管的第二端为所述nmos管的源极。
36.具体的，在本实施例中，nmos管是由两个n型和一个p型三块半导体构成的，其中，p型半导体在中间，两块n型半导体在两侧；nmos管最主要的功能是电流放大和开关作用，其把微弱信号放大成幅度值较大的电信号，也用作无触点开关。对于nmos管只要基极电压比发射极电压高0.7v以上,发射极和集电极之间就可以导通，将基极作为控制端，高电平导通，低电平关断；因此，只要控制基极的电压即可实现开关管的导通与关断。需要说明的是，在其他实施例中，还可以采用其他类型的开关管，这里不做具体限定，但这些方案均在本发明的保护范围内。
37.在本发明一个可能的实施例中，所述第一驱动模块和所述第二驱动模块的芯片型号可以为rt9624f。
38.具体的，在本实施例中，驱动芯片主要有驱动作用，其可将输入的弱电信号放大成足够强，用于外部设备的强电信号；rt9624f芯片的驱动性能稳定，价格低廉，广泛的适用于不同的电子产品领域。需要说明的是，在其他实施例中，还可以采用其他类型的驱动芯片，这里不做具体限定，但这些方案均在本发明的保护范围内。
39.在本发明一个可能的实施例中，还包括预警组件5，所述预警组件5的输入端与所述控制器1的输出端电气连接。
40.具体的，在本实施例中，所述预警组件5可以包括led指示灯组和蜂鸣器，其主要是用于当所述intel cpu供电兼容控制系统出现异常时，分别产生相关的灯光提示和声音提示，即产生声光预警信号，以提醒使用者进行检查。需要说明的是，在其他实施例中，还可以采用其他类型的预警组件，这里不做具体限定，但这些方案均在本发明的保护范围内。
41.综上，所述intel cpu供电兼容控制系统不仅同时兼容intel第12代、13代cpu供电应用，并且输出通道数量可根据产品需求做加减相调整调整，满足intel设计要求；同时，其电路简单，便于工程师debug维修；电路零件数量少,节省了零件用料及研发的成本。
42.本发明的第二实施例提供了一种电子计算机，包括计算机本体以及如上任意一项所述的一种intel cpu供电兼容控制系统，所述intel cpu供电兼容控制系统配置在所述计算机本体内部。
43.以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。

技术特征：
1.一种intel cpu供电兼容控制系统,其特征在于，包括：控制器、pwm电源芯片控制电路、cpu核心供电控制电路、以及cpu集成显卡供电控制电路；其中，所述控制器的输出端与所述pwm电源芯片控制电路的输入端电气连接，所述pwm电源芯片控制电路的第一输出端与所述cpu核心供电控制电路的输入端电气连接，所述pwm电源芯片控制电路的第二输出端与所述cpu集成显卡供电控制电路的输入端电气连接，所述cpu核心供电控制电路的输出端与所述控制器的核心电源端电气连接，所述cpu集成显卡供电控制电路的输出端与所述控制器的集成显卡电源端电气连接；其中，所述控制器被配置为通过执行其内部存储的计算机程序以实现如下步骤：获取所述控制器的当前工作状态，并根据所述当前工作状态确定系统当前所需的工作电压值；向所述pwm电源芯片控制电路发送与所述工作电压值相对应的svid请求信息，以调整所述pwm电源芯片控制电路输出的脉冲信号的大小。2.根据权利要求1所述的一种intel cpu供电兼容控制系统,其特征在于，所述pwm电源芯片控制电路的芯片型号为rt3628ae。3.根据权利要求1所述的一种intel cpu供电兼容控制系统,其特征在于，所述cpu核心供电控制电路包括多个第一驱动模块、以及与多个所述第一驱动模块相匹配的多个第一上下桥电路；其中，所述pwm电源芯片控制电路的第一输出端与所述第一驱动模块的输入端电气连接，所述第一驱动模块的第一输出端与所述第一上下桥电路的第一上桥开关管的控制端电气连接，所述第一上桥开关管的第一端接地，所述第一驱动模块的第二输出端与所述第一上下桥电路的第一下桥开关管的控制端、所述第一上下桥电路的第二下桥开关管的控制端电气连接，所述第一下桥开关管的第二端接地，所述第二下桥开关管的第二端接地所述第一驱动模块的第三输出端与所述第一上桥开关管的第二端、所述第一下桥开关管的第一端、所述第二下桥开关管的第一端电气连接，所述第一上下桥电路的输出端与所述控制器的核心电源端电气连接。4.根据权利要求3所述的一种intel cpu供电兼容控制系统,其特征在于，所述第一上桥开关管、所述第一下桥开关管和所述第二下桥开关管均为nmos管，所述第一上桥开关管的控制端、所述第一下桥开关管的控制端和所述第二下桥开关管的控制端为所述nmos管的栅极，所述第一上桥开关管的第一端、所述第一下桥开关管的第一端和所述第二下桥开关管的第一端为所述nmos管的漏极，所述第一上桥开关管的第二端、所述第一下桥开关管的第二端和所述第二下桥开关管的第二端为所述nmos管的源极。5.根据权利要求3所述的一种intel cpu供电兼容控制系统,其特征在于，所述cpu集成显卡供电控制电路包括第二驱动模块、以及第二上下桥电路；其中，所述pwm电源芯片控制电路的第二输出端与所述第二驱动模块的输入端电气连接，所述第二驱动模块的第一输出端与所述第二上下桥电路的第二上桥开关管的控制端电气连接，所述第二上桥开关管的第一端接地，所述第二驱动模块的第二输出端与所述第二上下桥电路的第三下桥开关管的控制端、所述第二上下桥电路的第四下桥开关管的控制端电气连接，所述第三下桥开关管的第二端接地，所述第四下桥开关管的第二端接地所述第二驱动模块的第三输出端与所述第二上桥开关管的第二端、所述第三下桥开关管的第一
端、所述第四下桥开关管的第一端电气连接，所述第二上下桥电路的输出端与所述控制器的集成显卡电源端电气连接。6.根据权利要求5所述的一种intel cpu供电兼容控制系统,其特征在于，所述第二上桥开关管、所述第三下桥开关管和所述第四下桥开关管均为nmos管，所述第二上桥开关管的控制端、所述第三下桥开关管的控制端和所述第四下桥开关管的控制端为所述nmos管的栅极，所述第二上桥开关管的第一端、所述第三下桥开关管的第一端和所述第四下桥开关管的第一端为所述nmos管的漏极，所述第二上桥开关管的第二端、所述第三下桥开关管的第二端和所述第四下桥开关管的第二端为所述nmos管的源极。7.根据权利要求5所述的一种intel cpu供电兼容控制系统,其特征在于，所述第一驱动模块和所述第二驱动模块的芯片型号为rt9624f。8.根据权利要求1所述的一种intel cpu供电兼容控制系统,其特征在于，还包括预警组件，所述预警组件的输入端与所述控制器的输出端电气连接。9.一种电子计算机,其特征在于，包括计算机本体以及如权利要求1至8任意一项所述的一种intel cpu供电兼容控制系统，所述intel cpu供电兼容控制系统配置在所述计算机本体内部。

技术总结
本发明提供了一种Intel CPU供电兼容控制系统及其电子计算机，包括：控制器、PWM电源芯片控制电路、CPU核心供电控制电路、CPU集成显卡供电控制电路；控制器与PWM电源芯片控制电路连接，PWM电源芯片控制电路分别与CPU核心供电控制电路、CPU集成显卡供电控制电路连接，CPU核心供电控制电路、CPU集成显卡供电控制电路分别与控制器核心电源端、集成显卡电源端连接；控制器被配置为执行其内部存储的程序以实现如下步骤：获取控制器当前工作状态，根据当前工作状态确定当前所需工作电压值；向PWM电源芯片控制电路发送与工作电压值相应的SVID请求信息，以调整PWM电源芯片控制电路的脉冲信号的大小。解决现有支持不同IMVP版本的Intel CPU的电源芯片电路不可通用，影响使用的问题。的问题。的问题。


技术研发人员：宋长春 丁永波 李优斌
受保护的技术使用者：深圳微步信息股份有限公司
技术研发日：2023.03.28
技术公布日：2023/7/18