误码仪、码型生成方法、装置、电子设备及介质与流程

1.本发明涉及电子技术领域，尤其涉及一种误码仪、码型生成方法、装置、电子设备及介质。


背景技术：

2.误码仪是一种测试和测量数字信号质量的仪器，主要用于在数字通信系统中检测和计算误码率。误码仪除了常用的码型外，通常针对某些特殊情景下还需要使用自定义码型，或者有时候误码仪版本比较旧，没有及时更新码型，也需要使用自定义码型进行过渡。由于误码仪中双倍速率同步动态随机存储器（double data rate sdram，ddr sdram）的数据位宽都比较宽，常见的有256bit或512bit等。因此通常规定自定义码型的长度是ddr数据位宽的整数倍，从而限制了自定义码型数据的数据长度，导致某些特殊码型就会由于数据长度原因而无法实现。


技术实现要素：

3.本发明提供一种误码仪、码型生成方法、装置、电子设备及介质，用以解决现有技术中误码仪使用的自定义码型的数据长度受限的问题。
4.本发明提供一种误码仪，包括：ddr、fpga和数模转换器，所述fpga包括拼接模块；所述ddr用于缓存第一码型数据，所述第一码型数据为重复写入的第二码型数据，所述第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定；所述fpga用于从所述ddr中读取所述第一码型数据，并将所述第一码型数据发送至所述拼接模块中进行数据拼接；所述拼接模块用于基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍；所述数模转换器用于输出所述第三码型数据。
5.在一些实施例中，所述fpga还包括：第一fifo存储器和第二fifo存储器；所述第一fifo存储器用于缓存所述第一码型数据，并将所述第一码型数据发送至所述拼接模块进行数据拼接；所述第二fifo存储器用于缓存所述第三码型数据，并将所述第三码型数据发送至所述数模转换器。
6.本发明提供一种码型生成方法，包括：在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第
三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
7.在一些实施例中，所述基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，包括：确定所述第一码型数据中能够按照所述数据位宽写入所述误码仪的第四码型数据；基于所述第四码型数据，确定第五码型数据，所述第五码型数据为所述第一码型数据中除所述第四码型数据之外的码型数据；基于所述第五码型数据的数据长度和所述拼接位宽，确定拼接码型数据的数据长度；基于所述拼接码型数据的数据长度，对所述第五码型数据进行数据拼接。
8.在一些实施例中，所述第五码型数据的数据长度大于等于所述拼接位宽且小于所述数据位宽。
9.本发明还提供一种码型生成装置，包括：处理模块，用于在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；生成模块，用于基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
10.在一些实施例中，所述生成模块，具体用于：确定所述第一码型数据中能够按照所述数据位宽写入所述误码仪的第四码型数据；基于所述第四码型数据，确定第五码型数据，所述第五码型数据为所述第一码型数据中除所述第四码型数据之外的码型数据；基于所述第五码型数据的数据长度和所述拼接位宽，确定拼接码型数据的数据长度；基于所述拼接码型数据的数据长度，对所述第五码型数据进行数据拼接。
11.在一些实施例中，所述第五码型数据的数据长度大于等于所述拼接位宽且小于所述数据位宽。
12.本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述码型生成方法。
13.本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述码型生成方法。
14.本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述码型生成方法。
15.本发明提供的误码仪、码型生成方法、装置、电子设备及介质，通过在第一码型数据与误码仪的数据位宽不存在整数倍关系的情况下，重复写入第一码型数据，并将重复写入后得到的第二码型数据缓存至ddr，并通过拼接模块基于拼接位宽和数据位宽，对第一码
型数据进行数据拼接后，直至获得整数倍数据位宽的第三码型数据，从而可以解除误码仪的数据位宽对码型数据的限制，可以写入任意长度的码型数据，并可以通过数据拼接得到满足数据位宽要求的码型数据，进而可以正常有效的输出码型数据。
附图说明
16.为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1是本发明提供的误码仪的结构示意图之一；图2是本发明提供的误码仪的结构示意图之二；图3是本发明提供的码型生成方法的流程示意图；图4是本发明提供的码型生成装置的结构示意图；图5是本发明提供的电子设备的结构示意图。
具体实施方式
18.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
19.下面结合图1-图5描述本发明的误码仪、码型生成方法、装置、电子设备及介质。
20.图1为本发明提供的误码仪的结构示意图。参照图1，本发明提供的误码仪包括：ddr110、fpga120和数模转换器130，fpga120包括拼接模块1201；ddr110用于缓存第一码型数据，第一码型数据为重复写入的第二码型数据，第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系，第一码型数据的数据长度是拼接位宽的整数倍，拼接位宽基于数据位宽确定；fpga120用于从ddr110中读取第一码型数据，并将第一码型数据发送至拼接模块1201中进行数据拼接；拼接模块1201用于基于拼接位宽和数据位宽，对第一码型数据进行数据拼接，得到第三码型数据，第三码型数据的数据长度是数据位宽的整数倍；数模转换器130（digital-to-analog converter，dac）用于输出第三码型数据。
21.相关技术中，误码仪的工作原理是通过与数字信号源（如发生器）相连，检测信号中的误码并计算误码率。误码率是指在信号传输过程中，信号发生的误码数量与传输的总比特数之比。
22.误码仪通常具有高精度和高速度的特点，并且能够处理多种不同类型的数字信号，包括高速串行数字信号和光纤通信中的光信号等。误码仪广泛应用于数字通信系统的研发、测试和维护过程中，例如在通信系统设计和调试、通信链路质量评估和故障排查等方面。
23.误码仪通常的实现架构如图2所示。
24.参照图2，由于现场可编程门阵列（field programmable gate array，fpga）自身存储空间有限，通常使用双倍速率同步动态随机存储器（double data rate sdram，ddr sdram）等外设实现对自定义码型数据的缓存，上位机（personal computer，pc）将自定义码型数据通过fpga放入ddr中进行缓存后，fpga再从ddr中将自定义码型数据读出，并通过dac播放自定义码型数据。通常在自定义码型数据的数据长度为ddr接口的数据位宽的整数倍的情况下，才能正常缓存自定义码型数据，这样做的问题在于限制了自定义码型数据的数据长度。对于无法任意数据长度的自定义码型数据，ddr通常只会写入满足数据位宽的整数倍的码型数据，不会写入不满足数据位宽的整数倍的码型数据，导致某些特殊码型就会由于数据长度而无法实现正常使用。在ddr写入码型数据的时候就需要保证码型数据有效，才能使得ddr读出的数据长度满足数据位宽的整数倍，确保读出的码型数据也同样有效。
25.本发明的误码仪可以利用拼接数据的方法，采用相对较小的工作量，实现小颗粒度自定义码型数据的有效使用，精度甚至可以达到1bit。
26.需要说明的是，位宽越小，同样的硬件配置下可以缓存的自定义码数据的数据长度越长，但是拼接工作量越大；位宽越大，同样的硬件配置下可以缓存的自定义码数据的数据长度越小，但是拼接工作量越小。
27.下面以误码仪的数据位宽为512bit为例来进行说明。可以理解的是，误码仪的数据位宽指的是ddr110接口的数据位宽。
28.在实际执行中，上位机可以读取自定义码型数据文件，即读取第二码型数据，并分析第二码型数据的数据长度。
29.在确定第二码型数据的数据长度与误码仪中ddr110接口的数据位宽为非整数倍关系的情况下，选择合适的拼接位宽，例如：选择拼接位宽为32bit、64bit或128bit或进行数据拼接。数据位宽是拼接位宽的整数倍，且数据位宽大于拼接位宽。
30.其中，拼接位宽可以根据ddr110容量以及工作量进行调整，在此不作具体限定。
31.针对数据长度为非512bit的第二码型数据，如第二码型数据的数据长度为513bit或514bit等，上位机可以将第二码型数据首尾相连重复写入，得到第一码型数据，并使第一码型数据的总体数据长度为拼接位宽的整数倍。然后第一码型数据可以缓存至ddr110。
32.可以理解的是，第二码型数据的重复写入次数可以等于第二码型数据与拼接位宽的公倍数。
33.fpga120将第一码型数据从ddr110取出，利用拼接模块1201对第一码型数据拼接，得到拼接后的第三码型数据，并通过dac130播放第三码型数据。
34.在实际执行中，拼接模块1201可以基于数据位宽和拼接位宽，确定第一码型数据需要的拼接码型数据的数据长度，并根据将拼接码型数据拼接至第一码型数据，使拼接后的第三码型数据是数据位宽的整数倍。
35.如图1所示，在一些实施例中，fpga120还包括：第一fifo存储器1202和第二fifo存储器1203。
36.第一fifo存储器1202用于缓存第一码型数据，并将第一码型数据发送至拼接模块1201进行数据拼接；第二fifo存储器1203用于缓存第三码型数据，并将第三码型数据发送至数模转换器。
37.在实际执行中，在上位机完成第一码型数据的写入后，上位机将第一码型数据通过fpga120放入ddr110中进行缓存。
38.fpga120可以基于第一码型数据，记录能够按照数据位宽写入的码型数据的数据长度。例如：假设第二码型数据的数据长度为513bit，拼接位宽为64bit，重复写入后得到的第一码型数据的数据长度为513bit
×
64。
39.由513bit
×
64=512bit
×
64+64bit可知，以数据位宽512bit写入的码型数据的数据长度为512bit
×
64，即第一码型数据中有64行满足数据位宽的码型数据，剩下的第65行的码型数据的数据长度为64bit，由此可知，ddr110中的总数据行数为65行。
40.fpga120将第一码型数据从ddr110中读出，缓存第一码型数据到第一先进先出（first input first output，fifo）存储器1202，第一fifo存储器1202将第一码型数据发送至拼接模块1201进行数据拼接。数据拼接指的是基于拼接位宽，在需要进行拼接的码型数据后继续写入码型数据，使其位宽与数据位宽相等。
41.在本发明中，拼接模块1201可以正常输入第一码型数据中的64行512bit码型数据，由于第一码型数据中最后一行为64bit码型数据，则需要的拼接码型数据的数据长度为512bit-64bit=448bit，需要7个64bit拼接位宽的码型数据。
42.可以理解的是，第一码型数据为自动重复写入至误码仪。因此，448bit拼接码型数据可以从下一轮重新开始写入的第一码型数据512bit
×
64+64bit的第一行512bit码型数据中获取。将448bit拼接码型数据与64bit码型数据进行数据拼接，使第一轮输入的第一码型数据中最后一行64bit码型数据的数据长度变成512bit，从而完成数据拼接。拼接后的第一码型数据即为第三码型数据。
43.第二fifo存储器1203可以缓存第三码型数据，并将第三码型数据发送至dac130，然后dac130可以正常播放65行满足数据位宽的码型数据。例如：在读取数据长度为512bit
×
64+64bit的第一码型数据的过程中，拼接了数据长度为448bit的码型数据，则第三码型数据的数据长度为512bit
×
64+64bit+448bit=512bit
×
65。
44.本发明提供的误码仪，通过在第一码型数据与误码仪的数据位宽不存在整数倍关系的情况下，重复写入第一码型数据，并将重复写入后得到的第二码型数据缓存至ddr，并通过拼接模块基于拼接位宽对第一码型数据进行数据拼接后，直至获得整数倍数据位宽的第三码型数据，从而可以解除误码仪的数据位宽对码型数据的限制，可以写入任意长度的码型数据，并可以通过数据拼接得到满足数据位宽要求的码型数据，进而可以正常有效的输出码型数据。
45.图3为本发明提供的码型生成方法的流程示意图。参照图3，本发明提供的码型生成方法可以应用于上述实施例中的误码仪，该方法可以包括：步骤310和步骤320。
46.步骤310、在写入误码仪的第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系的情况下，重复写入第二码型数据，得到第一码型数据，第一码型数据的数据长度是拼接位宽的整数倍，拼接位宽基于数据位宽确定，第一码型数据中的第二码型数据为依次首尾相连；步骤320、基于拼接位宽和数据位宽，对第一码型数据进行数据拼接，得到第三码型数据，第三码型数据的数据长度是数据位宽的整数倍。
47.本发明提供的码型生成方法的执行主体可以是电子设备、电子设备中的部件、集
成电路、或芯片。该电子设备可以是移动电子设备，也可以为非移动电子设备。示例性的，移动电子设备可以为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、可穿戴设备、超级移动个人计算机（ultra-mobile personal computer，umpc）、上网本或者个人数字助理（personal digital assistant，pda）等，非移动电子设备可以为服务器、网络附属存储器（network attached storage，nas）、个人计算机（personal computer，pc）、电视机（television，tv）、柜员机或者自助机等，本发明不作具体限定。
48.下面结合图1，以电子设备为误码仪执行本发明提供的码型生成方法为例，详细说明本发明的技术方案。
49.在实际执行中，第二码型数据为写入误码仪中的码型数据，分析第二码型数据的数据长度。
50.在上位机确定第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系的情况下，将第二码型数据首尾相连重复写入误码仪，得到第一码型数据，并确定第二码型数据对应的拼接位宽。ddr110通过fpga120缓存第一码型数据。
51.其中，第一码型数据的数据长度是拼接位宽的整数倍，数据位宽是拼接位宽的整数倍，且数据位宽大于拼接位宽。
52.例如：数据位宽为512bit，第二码型数据的数据长度为513bit，则可以选择的拼接位宽为64bit，第一码型数据的数据长度为513bit
×
64。
53.fpga120将第一码型数据从ddr110中读出后，利用拼接模块1201对读出的第一码型数据进行数据拼接。
54.在实际执行中，拼接模块1201可以基于数据位宽和拼接位宽，确定第一码型数据需要的拼接码型数据的数据长度，并根据将拼接码型数据拼接至第一码型数据，使拼接后的第三码型数据是数据位宽的整数倍。
55.例如：假设第二码型数据的数据长度为513bit，重复写入后得到的第一码型数据的数据长度为513bit
×
64。
56.由513bit
×
64=512bit
×
64+64bit可知，以数据位宽512bit写入的码型数据的数据长度为512bit
×
64，即第一码型数据中有64行满足数据位宽的码型数据，剩下一行的码型数据的数据长度为64bit。由于第一码型数据中最后一行为64bit码型数据，则需要的拼接码型数据的数据长度为512bit-64bit=448bit，需要7个64bit拼接位宽的码型数据。
57.可以理解的是，第一码型数据为自动重复写入至误码仪。因此，448bit的拼接码型数据可以从下一轮重新开始写入的第一码型数据512bit
×
64+64bit的第一行512bit码型数据中获取。将448bit码型数据与64bit码型数据进行数据拼接，使第一轮输入的第一码型数据中最后一行64bit码型数据的数据长度变成512bit，从而完成数据拼接。拼接后的第一码型数据即为第三码型数据。
58.可以理解的是，拼接模块1201在读取数据长度为512bit
×
64+64bit的第一码型数据的过程中，拼接了数据长度为448bit的码型数据，则第三码型数据的数据长度为512bit
×
64+64bit+448bit=512bit
×
65。
59.dac130可以基于数据位宽播放第三码型数据。
60.在一些实施例中，步骤320可以包括：确定第一码型数据中能够按照数据位宽写入误码仪的第四码型数据；
基于第四码型数据，确定第五码型数据，第五码型数据为第一码型数据中除第四码型数据之外的码型数据；基于第五码型数据的数据长度和拼接位宽，确定拼接码型数据的数据长度；基于拼接码型数据的数据长度，对第五码型数据进行数据拼接。
61.在实际执行中，fpga120可以确定第一码型数据中能够按照数据位宽写入误码仪的第四码型数据。
62.例如：假设数据位宽为512bit，第二码型数据的数据长度为513bit，拼接位宽为64bit，第一码型数据的数据长度为513bit
×
64=512bit
×
64+64bit。第四码型数据为第一码型数据中前64行的512bit码型数据，第五码型数据为第65行的64bit码型数据。
63.拼接模块1201可以正常输入第一码型数据中的64行512bit码型数据，由于第一码型数据中最后一行为64bit第五码型数据，则64bit第五码型数据需要的拼接码型数据的数据长度为512bit-64bit=448bit，需要7个64bit拼接位宽的拼接码型数据。
64.可以理解的是，第一码型数据为自动重复写入至误码仪。因此，448bit拼接码型数据可以从下一轮重新开始写入的第一码型数据的第一行512bit码型数据中获取。将448bit拼接码型数据与64bit第五码型数据进行数据拼接，使第一轮输入的第一码型数据中最后一行64bit第五码型数据的数据长度变成512bit，从而完成数据拼接。对第五码型数据拼接后，得到拼接后的第一码型数据即为第三码型数据。
65.在实际执行中，fpga120记录写入的512bit位宽的总数据行数为d_w512cnt，以及大于等于64bit小于512bit位宽的数据行数d_w64cnt。因此，第一码型数据的数据长度=512bit
×
（d_w512cnt-1）+64bit
×
d_w64cnt。
66.在一些实施例中，第五码型数据的数据长度大于等于拼接位宽且小于数据位宽。例如：64bit≤64bit＜512bit，则有1≤d_w64cnt＜8。
67.fpga120在上位机完成第一码型数据的写入后，将第一码型数据从ddr110中读出，并缓存到第一fifo存储器1202中，同时监控第一fifo存储器1202中的数据数量，并将该数据数量标为fifo_1_cnt，fpga120从ddr110中读出的512bit位宽的数据行数为d_ddroutcnt，其中，d_ddroutcnt的最大值应该是d_w512cnt+1。
68.由于ddr110读取码型数据的带宽与dac的播放数据带宽大概率不相等，同时ddr110的由于需要刷新会导致读数据不连续，因此拼接数据的时候需要考虑第一fifo存储器1202和第二fifo存储器1203中的数据数量。
69.拼数模块120根据d_w512cnt，d_w64cnt和d_ddroutcnt这三个数值开始拼数据。设最开始一轮输入数据为g0，每轮最开始的数据为d0，设定d_w512cnt=64，d_w64cn=1，即每轮数据总量为512bit
×
64+64bit，输出数据为o_g0d0、o_g0d1
…
、o_g0d63、o_g0d64、o_g1d0、o_g1d1
……
，则拼接过程为：第一轮数据输入，第一组数据总量为512bit
×
64+64bit。
70.需要说明的是，[511:0]表示512bit码型数据，其中，511表示第512位，0表示第1位；[63:0]表示64bit码型数据，其中，63表示第512位，0表示第1位。
[0071]
o_g0d0=g0d0；（表示第1行输入512bit码型数据，输出512bit码型数据）o_g0d1=g0d1；（表示第2行输入512bit码型数据，输出512bit码型数据）
……
o_g0d63=g0d63；（表示第64行输入512bit码型数据，输出512bit码型数据）o_g0d64={g0d64[511:448]，g1d0[511:64]}；（表示第65行输入512bit-448bit=64bit码型数据，拼接512bit-64bit=448bit码型数据，输出512bit码型数据）第二轮数据输入，第二组数据总量为512bit
×
64+64bit。
[0072]
o_g1d0={g1d0[63:0]，g1d1[511:64]}；（表示第1行输入64bit码型数据，拼接512bit-64bit=448bit码型数据，输出512bit码型数据）
……
o_g1d63={g1d63[63:0]，g1d64[63:0]，g2d0[511:128]}；（表示第64行输入64bit码型数据和64bit码型数据，拼接512bit-128bit=384bit码型数据，输出为512bit码型数据）o_g1d64={g2d0[127:0]，g2d1[511:128]}；（表示第65行输入128bit码型数据，拼接512bit-128bit=384bit码型数据，输出512bit码型数据）第三轮数据输入，第三组数据总量为512bit
×
64+64bit。
[0073]
o_g2d0={g2d1[127:0]，g2d2[511:128]}；（表示第1行输入128bit码型数据，拼接512bit-128bit=384bit码型数据，输出512bit码型数据）
……
o_g2d63={g2d63[127:0]，g2d64[63:0],g3d0[511:192]}；（表示第64行输入128bit码型数据和64bit码型数据，拼接512bit-128bit-64bit=320bit码型数据，输出为512bit码型数据）
……
后面的数据可依此类推，同时需要注意数据的流控，还是以每轮数据总量为512bit
×
64+64bit为例。
[0074]
输入8轮数据后，总数据为((512bit
×
64)+64)
×
8=512bit
×
512+512bit=512bitx513。输入拍数为（64+1）x8=65
×
8=520拍，而送给第二fifo存储器1203的拍数则为(512x513)/512=513拍，所以不是每一个拼接数据都是有效收据，同时由于ddr110颗粒度需要定期刷新，而ddr110刷新时接口不工作导致读数据不连续，因此需要对ddr110至dac130之间的数据进行流控。
[0075]
同时由于跨每个组的时候拼接位置不同，如果这个时候数据断流，那么需要考虑的拼接情况就比较复杂，所以需要对流控的时机进行控制。由拼接情况的情况来看，一个输出数据可能由依次三个数据的不同数据位拼接而成。因此每次在到读取到每组数据结尾的时候，即d_ddroutcnt=（d_w512cnt+1）-3的时候就需要判断第一fifo存储器1202中的数据量fifo_1_cnt是否大于等于3，来保证在变更拼接数据位置时数据为有效数据，如果不大于等于3，则需要继续等待，并不读取数据，等待第一fifo存储器1202中的数据量大于等于3；如果第一fifo存储器1202中的数据量大于等于3，则从第一fifo存储器1202中连续读取三个数据用于数据的拼接；这里的3也可以根据实际情况进行调整。
[0076]
本发明提供的码型生成方法，通过在第一码型数据与误码仪的数据位宽不存在整数倍关系的情况下，重复写入第一码型数据，得到的第二码型数据，并基于拼接位宽和数据位宽，对使用第二码型数据进行数据拼接，直至获得整数倍数据位宽的第三码型数据，从而可以解除误码仪的数据位宽对码型数据的限制，可以写入任意长度的码型数据，并可以通
过数据拼接得到满足数据位宽要求的码型数据，进而可以正常有效的输出码型数据。
[0077]
下面对本发明提供的码型生成装置进行描述，下文描述的码型生成装置与上文描述的码型生成方法可相互对应参照。
[0078]
图4为本发明提供的码型生成装置的结构示意图。参照图4，本发明提供的码型生成装置包括：处理模块410和生成模块420。
[0079]
处理模块410，用于在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；生成模块420，用于基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
[0080]
在一些实施例中，所述生成模块420，具体用于：确定所述第一码型数据中能够按照所述数据位宽写入所述误码仪的第四码型数据；基于所述第四码型数据，确定第五码型数据，所述第五码型数据为所述第一码型数据中除所述第四码型数据之外的码型数据；基于所述第五码型数据的数据长度和所述拼接位宽，确定拼接码型数据的数据长度；基于所述拼接码型数据的数据长度，对所述第五码型数据进行数据拼接。
[0081]
在一些实施例中，所述第五码型数据的数据长度大于等于所述拼接位宽且小于所述数据位宽。
[0082]
本发明提供的码型生成装置，通过在第一码型数据与误码仪的数据位宽不存在整数倍关系的情况下，重复写入第一码型数据，得到的第二码型数据，并基于拼接位宽和数据位宽，对使用第二码型数据进行数据拼接，直至获得整数倍数据位宽的第三码型数据，从而可以解除误码仪的数据位宽对码型数据的限制，可以写入任意长度的码型数据，并可以通过数据拼接得到满足数据位宽要求的码型数据，进而可以正常有效的输出码型数据。
[0083]
图5示例了一种电子设备的实体结构示意图，如图5所示，该电子设备可以包括：处理器(processor)510、通信接口(communications interface)520、存储器(memory)530和通信总线540，其中，处理器510，通信接口520，存储器530通过通信总线540完成相互间的通信。处理器510可以调用存储器530中的逻辑指令，以执行码型生成方法，该方法包括：在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
[0084]
此外，上述的存储器530中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以
软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器（rom，read-only memory）、随机存取存储器（ram，random access memory）、磁碟或者光盘等各种可以存储程序代码的介质。
[0085]
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，所述计算机程序被处理器执行时，计算机能够执行上述各方法所提供的码型生成方法，该方法包括：在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
[0086]
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的码型生成方法，该方法包括：在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。
[0087]
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
[0088]
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如rom/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
[0089]
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

技术特征：
1.一种误码仪，其特征在于，包括：ddr、fpga和数模转换器，所述fpga包括拼接模块；所述ddr用于缓存第一码型数据，所述第一码型数据为重复写入的第二码型数据，所述第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定；所述fpga用于从所述ddr中读取所述第一码型数据，并将所述第一码型数据发送至所述拼接模块中进行数据拼接；所述拼接模块用于基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍；所述数模转换器用于输出所述第三码型数据。2.根据权利要求1所述的误码仪，其特征在于，所述fpga还包括：第一fifo存储器和第二fifo存储器；所述第一fifo存储器用于缓存所述第一码型数据，并将所述第一码型数据发送至所述拼接模块进行数据拼接；所述第二fifo存储器用于缓存所述第三码型数据，并将所述第三码型数据发送至所述数模转换器。3.一种码型生成方法，其特征在于，包括：在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。4.根据权利要求3所述的码型生成方法，其特征在于，所述基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，包括：确定所述第一码型数据中能够按照所述数据位宽写入所述误码仪的第四码型数据；基于所述第四码型数据，确定第五码型数据，所述第五码型数据为所述第一码型数据中除所述第四码型数据之外的码型数据；基于所述第五码型数据的数据长度和所述拼接位宽，确定拼接码型数据的数据长度；基于所述拼接码型数据的数据长度，对所述第五码型数据进行数据拼接。5.根据权利要求4所述的码型生成方法，其特征在于，所述第五码型数据的数据长度大于等于所述拼接位宽且小于所述数据位宽。6.一种码型生成装置，其特征在于，包括：处理模块，用于在写入误码仪的第二码型数据的数据长度与所述误码仪的数据位宽为非整数倍关系的情况下，重复写入所述第二码型数据，得到第一码型数据，所述第一码型数据的数据长度是拼接位宽的整数倍，所述拼接位宽基于所述数据位宽确定，所述第一码型数据中的第二码型数据为依次首尾相连；生成模块，用于基于所述拼接位宽和所述数据位宽，对所述第一码型数据进行数据拼接，得到第三码型数据，所述第三码型数据的数据长度是所述数据位宽的整数倍。7.根据权利要求6所述的码型生成装置，其特征在于，所述生成模块，具体用于：
确定所述第一码型数据中能够按照所述数据位宽写入所述误码仪的第四码型数据；基于所述第四码型数据，确定第五码型数据，所述第五码型数据为所述第一码型数据中除所述第四码型数据之外的码型数据；基于所述第五码型数据的数据长度和所述拼接位宽，确定拼接码型数据的数据长度；基于所述拼接码型数据的数据长度，对所述第五码型数据进行数据拼接。8.根据权利要求7所述的码型生成装置，其特征在于，所述第五码型数据的数据长度大于等于所述拼接位宽且小于所述数据位宽。9.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求3至5任一项所述码型生成方法。10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求3至5任一项所述码型生成方法。

技术总结
本发明提供一种误码仪、码型生成方法、装置、电子设备及介质，属于电子技术领域。该误码仪包括：DDR、FPGA和数模转换器，FPGA包括拼接模块；DDR用于缓存第一码型数据，第一码型数据为重复写入的第二码型数据，第二码型数据的数据长度与误码仪的数据位宽为非整数倍关系，第一码型数据的数据长度是拼接位宽的整数倍；FPGA用于读取第一码型数据，并将第一码型数据发送至拼接模块中进行数据拼接；拼接模块用于对第一码型数据进行数据拼接，得到第三码型数据，第三码型数据的数据长度是数据位宽的整数倍。本发明提供的误码仪，可以不受数据位宽的限制，写入任意长度的码型数据，并能够输出有效的码型数据。效的码型数据。效的码型数据。


技术研发人员：王壮 尹项托
受保护的技术使用者：中星联华科技（北京）有限公司
技术研发日：2023.06.20
技术公布日：2023/7/20