系统级芯片及其制备方法与流程

1.本发明涉及一种系统级芯片及其制备方法，具体涉及一种包含数字模块和嵌入式存储模块的系统级芯片及其制备方法。


背景技术：

2.系统级芯片（soc）包含存储模块及其外围的数字模块。其中存储模块包括嵌入式和非嵌入式。嵌入式存储模块中包含嵌入式存储单元，存储单元中包含存储晶体管。外围的数字模块中包含逻辑晶体管（也可以称为外围逻辑晶体管）和标准单元，标准单元中也包含逻辑晶体管（也可以称为外围逻辑晶体管）。
3.外围逻辑晶体管和存储晶体管，有厚栅氧层和薄栅氧层的不同类型。厚栅氧层晶体管通常有5v器件，薄栅氧层晶体管通常有1.5v或1.8v器件。厚栅氧层晶体管器件可以称为高压晶体管器件，薄栅氧层晶体管器件可以称为低压晶体管器件。
4.外围标准单元和嵌入式存储单元，通常选用高压器件例如5v晶体管、或低压晶体管例如1.5v晶体管。它们分别有以下不足：高压晶体管的栅氧层较厚、阈值电压较高、面积较大、单位电容较小、而且不适用于较低电压例如5v以下；而低压晶体管的抗压性较小、而且不适用于较高电压例如1.5v以上。
5.因此，行业内需求结构和综合性能更优的新型晶体管，用于系统级芯片的外围标准单元和嵌入式存储单元中。


技术实现要素：

6.本发明的主要目的在于提供一种系统级芯片及其制备方法，旨在以便捷高效低成本的方法，同时制备出性能更好的外围逻辑晶体管和存储晶体管。
7.本发明的第一方面涉及一种系统级芯片，包含：数字模块和嵌入式存储模块，数字模块中包含至少一个第一mos晶体管和至少一个标准单元，嵌入式存储模块中包含至少一个嵌入式存储单元；其中所述的标准单元包含至少一个第二mos晶体管，所述嵌入式存储单元包含至少一个第三mos晶体管，所述的第一mos晶体管、第二mos晶体管、和第三mos晶体管各自包含一个栅极及其下方的栅氧层，其中第二mos晶体管和第三mos晶体管的栅氧层厚度相同，都比第一mos晶体管的栅氧层薄。
8.在一个优选的实施方式中，其中所述的第二mos晶体管和第三mos晶体管的栅氧层的厚度比第一mos晶体管的少至少10埃，更优选少至少20埃。
9.在另一个优选的实施方式中，所述的第二mos晶体管与第三mos晶体管的栅氧层在同一制备工艺平台中的同一道步骤中形成。
10.在另一个优选的实施方式中，所述的数字模块还包含第四mos晶体管，第四mos晶体管包含一个栅极及其下方的栅氧层，其中所述第二mos晶体管的栅氧层比第四mos晶体管的栅氧层厚。更优选所述第二mos晶体管的栅氧层的厚度比第四mos晶体管的厚至少5埃。
11.在再一个优选的实施方式中，所述第二mos晶体管和第三mos晶体管的栅氧层厚度
为30-190埃。
12.在再一个优选的实施方式中，所述的嵌入式存储单元是嵌入式非易失性存储单元，更优选是嵌入式多次可编程可擦除存储单元、或嵌入式闪存存储单元。
13.在再一个优选的实施方式中，所述的标准单元是反相器、与非门、或非门、三态缓冲区、锁存器、触发器、寄存器、选择器、或全加器。
14.本发明的另一个方面涉及一种制备本发明上述系统级芯片的方法，包含以下步骤：在第一mos晶体管的栅氧层形成后，在欲形成第二mos晶体管和第三mos晶体管的区域，将已形成的栅氧层减薄，同时形成第二mos晶体管与第三mos晶体管的栅氧层。
15.本发明的有益效果是：本发明系统级芯片中外围标准单元和存储单元中的中栅氧晶体管，具有更小的面积、更低的工作电压、更小的功耗。
实施方式
16.系统级芯片包含数个模块，每个模块包含多个半导体器件，例如晶体管。有的模块还包含一些由半导体器件（例如晶体管）组成的单元。
17.本发明的系统级芯片包含嵌入式存储模块、及其外围的数字模块。数字模块中包含的第一和第四mos晶体管、和标准单元包含的第二mos晶体管，也可以分别称为厚栅氧和薄栅氧的外围逻辑晶体管、和中栅氧外围逻辑晶体管。嵌入式存储模块中存储单元所包含的第三mos晶体管，也可以称为中栅氧存储晶体管。
18.数字模块中的上述第一和第四mos晶体管，优选不包含在数字模块中的标准单元内。
19.在本发明的系统级芯片中，中栅氧外围逻辑晶体管的栅氧层厚度，与中栅氧存储晶体管的相同，但比厚栅氧外围逻辑晶体管的薄。当数字模块还包含薄栅氧外围逻辑晶体管时，它的栅氧层比厚栅氧外围逻辑晶体管的薄、又比薄栅氧外围逻辑晶体管的厚，即：介于数字模块中的第一和第四mos晶体管的栅氧层厚度之间。
20.本发明的中栅氧外围逻辑晶体管，其栅氧层厚度比数字模块中的厚栅氧外围逻辑晶体管的薄。这样，其与厚栅氧外围逻辑晶体管（即常规外围标准单元中通常采用的高压晶体管）相比，具有更好的性能，即：允许更小的栅线宽（晶体管的沟道长度），能减小面积；具有更低的阈值电压，能满足中等或低工作电压要求；具有更好的器件特性例如更大的驱动能力（驱动电流）、和更大的单位电容。
21.此外，中栅氧外围逻辑晶体管，其栅氧层厚度比数字模块中的薄栅氧外围逻辑晶体管的厚。这样，其与薄栅氧外围逻辑晶体管（即常规外围标准单元中通常采用的低压晶体管）相比，具有更高的抗压性，能满足稍高或中等工作电压的要求。
22.相似地，本发明的中栅氧存储晶体管与厚栅氧存储晶体管相比，可以降低操作工作电压、减小面积、降低功耗；与薄栅氧存储晶体管相比，具有更高的抗压性，能满足稍高或中等工作电压的要求。
23.在本发明中，中栅氧外围逻辑晶体管（第二mos晶体管）的栅氧层厚度，优选比厚栅氧外围逻辑晶体管（第一mos晶体管）的少至少10埃，更优选少至少20埃，再优选少至少30埃。
24.在数字模块还包含薄栅氧外围逻辑晶体管（第四mos晶体管）的情形下，中栅氧外
围逻辑晶体管的栅氧层厚度，优选比薄栅氧外围逻辑晶体管的多至少5埃，更优选多至少10埃，再优选多至少20埃，再优选多至少30埃，最优选多至少50埃。
25.中栅氧存储晶体管具有与上述中栅氧外围逻辑晶体管相同的栅氧层厚度的优选特征。
26.在本发明中，外围逻辑晶体管和存储晶体管的栅氧层厚度的具体尺寸没有特别限制，根据具体应用而定。优选具有以下尺寸。
27.厚栅氧外围逻辑晶体管（第一mos晶体管）的栅氧层厚度》 60埃，优选70-300埃，更优选80-260埃，再优选90-220埃，最优选100-180埃。
28.中栅氧外围逻辑晶体管（第二mos晶体管）和中栅氧存储晶体管（第三mos晶体管）的栅氧层厚度，优选为30-190埃，更优选40-150埃，更优选50-110埃，再优选55-100埃，最优选60-90埃。
29.薄栅氧外围逻辑晶体管（第四mos晶体管）的栅氧层厚度，优选为10-40埃，更优选12-38，再优选15-35，最优选18-32埃。
30.在本发明中，中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅线宽（沟道长度），优选比厚栅氧外围逻辑晶体管的小。在数字模块包含厚栅氧和薄栅氧两种外围逻辑晶体管的情形下，中栅氧外围逻辑晶体管的栅线宽（沟道长度）优选比厚栅氧外围逻辑晶体管的小、又比薄栅氧外围逻辑晶体管的大，介于两者之间。
31.在本发明中，外围逻辑晶体管和存储晶体管的栅线宽（沟道长度）的具体尺寸没有特别限制，根据具体应用而定，优选具有以下尺寸。
32.厚栅氧外围逻辑晶体管的栅线宽（沟道长度），优选为0.11-12.00
µ
m，更优选0.15-7.00
µ
m，再优选0.20-2.00
µ
m，最优选0.30-0.8
µ
m。
33.中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅线宽（沟道长度），优选为0.05-10.00
µ
m，更优选0.08-5.00
µ
m，再优选0.11-1.00
µ
m，最优选0.13-0.60
µ
m。
34.薄栅氧外围逻辑晶体管的栅线宽（沟道长度），优选为0.01-5.00
µ
m，更优选0.03-1.00
µ
m，再优选0.05-0.5
µ
m，最优选0.07-0.20
µ
m。
35.在本发明的系统级芯片中，数字模块中的外围逻辑晶体管和存储模块中的存储晶体管，在同一制备工艺平台中制备形成。即：厚栅氧外围逻辑晶体管，与中栅氧外围逻辑晶体管和中栅氧存储晶体管，在同一制备工艺平台中制备形成。在数字模块中还包含薄栅氧外围逻辑晶体管的情形下，薄栅氧外围逻辑晶体管也在同一制备工艺平台中制备形成。其中对于中栅氧外围逻辑晶体管与中栅氧存储晶体管，它们的栅氧层在同一制备工艺中，由同一道步骤一同形成；另外，它们的阱注入、栅形成、和源漏极的轻掺杂和重掺杂的步骤，分别随同厚栅氧外围逻辑晶体管的相应步骤，而一起形成。只是当这些晶体管的类型不同时，阱注入、和源漏极掺杂的离子类型不同而己。这样的制备方法非常便捷，既能提高效率，又能降低成本。而业界已知的芯片中新晶体管器件的形成，通常需要额外的栅氧层形成步骤、以及额外的阱注入和源漏极掺杂步骤，本发明的技术方案降低了工艺复杂度、并节省了光罩层次。
36.也可以说，在基逻辑工艺的嵌入式存储模块的平台，本发明利用存储单元中的遂穿氧化层作为中栅氧外围逻辑晶体管的栅极氧化层，并与该工艺平台中的厚栅氧标准逻辑器件共用阱注入工序、源漏极的轻掺杂和重掺杂工序等，形成一种新型晶体管或晶体管电
容。新型晶体管具有更薄的栅氧层厚度，更低的阈值电压，可以在更低操作电压下工作，该器件具有更小的设计规则，基于该工艺平台的标准单元使用该新型器件会具有更小的面积，可以大幅降低客户产品成本。
37.本发明的系统级芯片可以采用本行业内常规的多种标准逻辑工艺平台制备，例如180nm、150nm、130nm、110nm、90nm、55nm、或40nm工艺平台。其中180nm工艺可以制备出5v或3.3v晶体管器件、或同时制备出1.8v和5v的晶体管器件、或同时制备出1.8v和3.3v晶体管器件。110nm工艺可以制备出5v晶体管器件、或同时制备出1.5v和5v的晶体管器件。
38.这些工艺一般依次包括以下常规步骤：形成浅沟槽隔离区、先后分别形成厚栅氧和薄栅氧的晶体管所在的阱、形成厚栅氧层、形成薄栅氧层（具体包括：用掩膜板覆盖薄栅氧的晶体管区域以外的其他区域，接着在未覆盖掩膜板的薄栅氧的晶体管区域，减薄已形成的厚栅氧层，形成薄栅氧层）、形成栅极、先后分别形成薄栅氧和厚栅氧的晶体管的源漏极的轻掺杂区域、形成栅极侧壁保护层、形成薄栅氧和厚栅氧的晶体管的源漏极的重掺杂区域、形成金属硅化物、形成后段金属互联层。
39.在数字模块中不包含薄栅氧外围逻辑晶体管的情形下，以上步骤中不包含与薄栅氧晶体管相关的步骤。
40.更具体地说，在系统级芯片中的数字模块不包含薄栅氧外围逻辑晶体管的情形下，本发明的中栅氧外围逻辑晶体管和中栅氧存储晶体管的形成步骤如下。
41.在制备本发明系统级芯片的工艺中，中栅氧外围逻辑晶体管和中栅氧存储晶体管所在的阱、栅极、和源漏极，分别随同厚栅氧外围逻辑晶体管的阱、栅极、和源漏极的形成，由同一道步骤一起形成。只是当中栅氧外围逻辑晶体管的类型与中栅氧存储晶体管或厚栅氧外围逻辑晶体管的类型不同时，其阱注入和源漏极掺杂区注入的离子类型与后者不同。
42.中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅氧层相同，而且由同一道步骤一同形成。但其与厚栅氧外围逻辑晶体管的栅氧层不同，而且形成有先后。即：在形成阱和栅极的步骤之间，在形成栅氧层的步骤中，当厚栅氧外围逻辑晶体管的栅氧层形成后，用掩膜板覆盖欲形成中栅氧外围逻辑晶体管和中栅氧存储晶体管的区域以外的其他区域，接着在未覆盖掩膜板的中栅氧外围逻辑晶体管和中栅氧存储晶体管的区域内，减薄已经形成的厚栅氧层，形成新的较薄的中栅氧层，至所需求的厚度。
43.其中在未覆盖掩膜板的区域内减薄已形成的厚栅氧层、并形成新的中栅氧层的具体方式，包含：在未覆盖掩膜板的区域，实施光照，并进行蚀刻，完全脱除已经形成的栅氧层，然后再在该区域进行热氧化，生成新的栅氧层，达到所需的新栅氧层的厚度。或者该具体方式包含：在未覆盖掩膜板的区域，实施光照，并进行蚀刻，部分脱除已经形成的栅氧层，至留存的栅氧层达到所需的新栅氧层的厚度。优选第一种方式。因为在第二种方式中，部分脱除栅氧层，会在留存的栅氧层内残留有蚀刻物质，影响新栅氧层的性能。
44.在系统级芯片的数字模块中还包含薄栅氧外围逻辑晶体管的情形下，在制备工艺中，中栅氧外围逻辑晶体管和中栅氧存储晶体管的阱、栅氧层、栅极、源漏极掺杂区的形成，仍然如上所述。薄栅氧外围逻辑晶体管的栅氧层这样形成：在形成栅氧层的步骤中，在厚栅氧外围逻辑晶体管和中栅氧外围逻辑晶体管的栅氧层形成之后，用掩膜板覆盖欲形成薄栅氧外围逻辑晶体管区域以外的其他区域，接着，在未覆盖掩膜板的薄栅氧外围逻辑晶体管区域，减薄已在该区域内形成的栅氧层，形成新的薄栅氧外围逻辑晶体管所需求的栅氧层
厚度。然后再形成栅极。
45.其中在未覆盖掩膜板区域内减薄已形成的栅氧层、并形成新栅氧层的具体方式，与上述的相同。
46.本发明的嵌入式存储单元优选嵌入式非易失性存储单元，更优选嵌入式多次可编程可擦除存储单元、或嵌入式闪存存储单元。
47.本发明中所述的数字模块内的标准单元优选反相器、与非门、或非门、三态缓冲区、锁存器、触发器、寄存器、选择器、或全加器。
48.下面以实施例的方式，具体说明本发明的系统级芯片及其制备方法、以及其中的中栅氧外围逻辑晶体管和中栅氧存储晶体管的制备方法、及其结构和性能。
49.采用110nm逻辑工艺，制备一个系统级芯片。它包含嵌入式多次可编程可擦除存储模块、及其外围的数字模块。所述存储模块包含至少一个嵌入式多次可编程可擦除存储单元，该存储单元包含一个中栅氧存储晶体管。所述数字模块包含：至少一个厚栅氧外围逻辑晶体管、至少一个薄栅氧外围逻辑晶体管、和至少一个标准单元。其中至少一个标准单元是反相器。所述反相器包含两个结构和成分基本相同仅仅类型相反的中栅氧外围逻辑晶体管，即一个nmos中栅氧外围逻辑晶体管、和一个pmos中栅氧外围逻辑晶体管。
50.其中所述的厚栅氧外围逻辑晶体管、薄栅氧外围逻辑晶体管、反相器中的nmos中栅氧外围逻辑晶体管、和中栅氧存储晶体管，都是nmos晶体管，位于p阱中，各自具有n型源漏极，其中每个源漏极各自包含一个n轻掺杂区和一个n重掺杂区。它们的栅氧层厚度分别为：139
±
5埃、25
±
5埃、85
±
5埃、和85
±
5埃，分别适用于5v、1.5v、3.3v、和3.3v的工作电压，也可以分别称为5v晶体管器件、1.5v晶体管器件、3.3v晶体管器件、和3.3v晶体管器件。反相器中的pmos中栅氧外围逻辑晶体管位于n阱中，具有p型源漏极，其中每个源漏极各自包含一个p轻掺杂区和一个p重掺杂区，其栅氧层厚度与nmos的相同，也为85
±
5埃。
51.相对于常规的外围标准单元通常采用的厚栅氧/或薄栅氧的外围逻辑晶体管（例如5v/1.5v晶体管器件），该实施例的nmos和pmos中栅氧外围逻辑晶体管的栅氧层厚度比厚栅氧外围逻辑晶体管的薄，其阈值较低，可以用于比5v更低的3.3v工作电压，满足较低工作电压的要求；同时其栅氧层厚度比薄栅氧外围逻辑晶体管的厚，抗压性增强，适用于比1.5v更高的3.3v工作电压。
52.该实施例中的厚栅氧和薄栅氧的外围逻辑晶体管、nmos和pmos中栅氧外围逻辑晶体管、和中栅氧存储晶体管的栅线宽（沟道长度），分别为：0.6
µ
m、0.11
µ
m、0.35
µ
m、和0.35
µ
m。nmos中栅氧外围逻辑晶体管的栅线宽与pmos的相同。其中中栅氧外围逻辑晶体管的栅线宽（沟道长度）比厚栅氧外围逻辑晶体管的小。相对于常规的外围标准单元通常采用的厚栅氧外围逻辑晶体管，该实施例的中栅氧外围逻辑晶体管可以减小面积尺寸。中栅氧存储晶体管也可以减小存储单元的面积尺寸。
53.此外，在该实施例，厚栅氧和薄栅氧的外围逻辑晶体管、nmos和pmos中栅氧外围逻辑晶体管、和中栅氧存储晶体管的沟道饱和电流分别为：570
µ
a/
µ
m、425
µ
a/
µ
m、530
ꢀµ
a/
µ
m、-260
µ
a/
µ
m、和530
ꢀµ
a/
µ
m。其中中栅氧外围逻辑晶体管的沟道饱和电流比薄栅氧外围逻辑晶体管的大。相对于常规外围标准单元通常采用的薄栅氧外围逻辑晶体管，在相同操作电压下，该实施例的中栅氧外围逻辑晶体管具有更大的驱动能力（驱动电流）。
54.该实施例的系统级芯片采用常规的110nm逻辑工艺平台制备。依次包括以下步骤：
形成浅沟槽隔离区、形成pmos中栅氧外围逻辑晶体管所在的n阱、形成厚栅氧外围逻辑晶体管和nmos中栅氧外围逻辑晶体管和中栅氧存储晶体管所在的p阱、形成薄栅氧外围逻辑晶体管所在的p阱、形成栅氧层（包括：先后分别形成厚栅氧外围逻辑晶体管的栅氧层、pmos和nmos中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅氧层、和薄栅氧外围逻辑晶体管的栅氧层）、形成所述四个晶体管的栅极、形成薄栅氧外围逻辑晶体管的n型源漏极的轻掺杂区域、形成厚栅氧外围逻辑晶体管和nmos中栅氧外围逻辑晶体管和中栅氧存储晶体管的n型源漏极的轻掺杂区域以及pmos中栅氧外围逻辑晶体管的p型源漏极的轻掺杂区、形成栅极侧壁保护层、形成所述四个晶体管的源漏极的重掺杂区域、形成金属硅化物、形成后段金属互联层。
55.其中，中栅氧外围逻辑晶体管和中栅氧存储晶体管基本随同厚栅氧外围逻辑晶体管（高压晶体管）一同形成。nmos中栅氧外围逻辑晶体管和中栅氧存储晶体管所在的阱、栅极、和源漏极，分别随同厚栅氧外围逻辑晶体管的阱、栅极、和源漏极，由同一步骤一起形成。pmos中栅氧外围逻辑晶体管的n阱先于厚栅氧外围逻辑晶体管的p阱形成，其栅极和源漏极也分别随同厚栅氧外围逻辑晶体管，在同一步骤中一起形成。
56.但是中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅氧层，与厚栅氧外围逻辑晶体管的栅氧层的形成不同。各晶体管的栅氧层的形成步骤具体如下。
57.在形成阱和栅极的步骤之间，在形成栅氧层的步骤中，先形成厚栅氧外围逻辑晶体管的厚度为139
±
5埃的栅氧层。然后，用掩膜板覆盖欲形成中栅氧外围逻辑晶体管和中栅氧存储晶体管区域以外的其他区域，接着在未覆盖掩膜板的中栅氧外围逻辑晶体管和中栅氧存储晶体管的区域，实施光照，并进行蚀刻，完全脱除已经形成的厚栅氧层，然后再在该区域进行热氧化，生成新的厚度85
±
5埃的中栅氧外围逻辑晶体管和中栅氧存储晶体管的栅氧层。随后，直接形成薄栅氧外围逻辑晶体管的栅氧层。即：用掩膜板覆盖欲形成薄栅氧外围逻辑晶体管区域以外的其他区域，接着，在未覆盖掩膜板的薄栅氧外围逻辑晶体管区域，实施光照，并进行蚀刻，完全脱除在该区域已形成的栅氧层，然后再在该区域进行热氧化，生成新的厚度25
±
5埃的薄栅氧外围逻辑晶体管的栅氧层。
58.本发明以便捷高效低成本的方法，同时制备出了性能更好的新型中栅氧外围逻辑晶体管和中栅氧存储晶体管，分别用于系统级芯片的外围数字模块和嵌入式存储模块中。

技术特征：
1.一种系统级芯片，包含：数字模块和嵌入式存储模块，其特征在于，数字模块中包含至少一个第一mos晶体管和至少一个标准单元，嵌入式存储模块中包含至少一个嵌入式存储单元；其中所述的标准单元包含至少一个第二mos晶体管，所述嵌入式存储单元包含至少一个第三mos晶体管，所述的第一mos晶体管、第二mos晶体管、和第三mos晶体管各自包含一个栅极及其下方的栅氧层，其中第二mos晶体管和第三mos晶体管的栅氧层厚度相同，都比第一mos晶体管的栅氧层薄。2.如权利要求1所述的系统级芯片，其特征在于，其中所述的第二mos晶体管和第三mos晶体管的栅氧层的厚度比第一mos晶体管的少至少10埃。3.如权利要求1所述的系统级芯片，其特征在于，其中所述的第二mos晶体管与第三mos晶体管的栅氧层在同一制备工艺平台中的同一道步骤中形成。4.如权利要求1-3中任一项所述的系统级芯片，其特征在于，其中所述的数字模块还包含第四mos晶体管，第四mos晶体管包含一个栅极及其下方的栅氧层，其中所述第二mos晶体管的栅氧层比第四mos晶体管的栅氧层厚。5.如权利要求4所述的系统级芯片，其特征在于，其中所述第二mos晶体管的栅氧层的厚度比第四mos晶体管的多至少5埃。6.如权利要求1-3中任一项所述的系统级芯片，其特征在于，其中所述第二mos晶体管和第三mos晶体管的栅氧层厚度为30-190埃。7.如权利要求1-3中任一项所述的系统级芯片，其特征在于，其中所述的嵌入式存储单元是嵌入式非易失性存储单元。8.如权利要求7所述的系统级芯片，其特征在于，其中所述的嵌入式非易失性存储单元是嵌入式多次可编程可擦除存储单元、或嵌入式闪存存储单元。9.如权利要求1-3中任一项所述的系统级芯片，其特征在于，其中所述的标准单元是反相器、与非门、或非门、三态缓冲区、锁存器、触发器、寄存器、选择器、或全加器。10.一种制备权利要求1所述系统级芯片的方法，其特征在于，包含以下步骤：在第一mos晶体管的栅氧层形成后，在欲形成第二mos晶体管和第三mos晶体管的区域，将已形成的栅氧层减薄，同时形成第二mos晶体管与第三mos晶体管的栅氧层。

技术总结
本发明涉及一种系统级芯片及其制备方法，其中系统级芯片包含：嵌入式存储模块、及其外围的数字模块，嵌入式存储模块中包含至少一个嵌入式存储单元，数字模块中包含第一MOS晶体管和至少一个标准单元；其中所述的标准单元包含第二MOS晶体管，所述的嵌入式存储单元包含第三MOS晶体管，第一、第二、和第三MOS晶体管各自包含一个栅极及其下方的栅氧层，其中第二和第三MOS晶体管的栅氧层厚度相同，都比第一MOS晶体管的栅氧层薄。本发明系统级芯片中外围标准单元和存储单元中的中栅氧晶体管，具有更小的面积、更低的工作电压、更小的功耗。更小的功耗。


技术研发人员：宁丹 向建军
受保护的技术使用者：上海锐麟微电子有限公司
技术研发日：2023.06.12
技术公布日：2023/7/21