一种栅极驱动电路、像素电路和主动发光型有源显示器

1.本发明涉及显示器件技术领域，特别是涉及一种栅极驱动电路、像素电路和主动发光型有源显示器。


背景技术：

2.微型发光二极管显示具有自发光、超高亮度、寿命长、低功耗、体积轻薄等优势，被认为有望全面超越传统显示，成为颠覆产业的未来显示技术。微型发光二极管显示领域目前正在扩展到各种可穿戴、物联网和生物医学应用，如虚拟现实应用(vr，virtual reality)、智能手表和医疗传感器等。微型发光二极管显示(mled)又进一步地分为mini-led和micro-led显示，其中mini-led中led晶粒尺寸约50-100μm，micro-led的中led晶粒尺寸约1-50μm。虽然微型发光二极管和有机发光二极管同为电流驱动型器件，但是微型发光二极管显示具有明显的特殊性：微型发光二极管的i-v特性十分陡峭、同时发光效率仅在适当电流密度下较高，并且发射光的波长会随着电流密度而变化。若利用传统的脉冲幅度调制(pam)的驱动方式调光，即通过驱动管将栅极输入的电压信号转换为电流信号实现灰阶调制，会导致数字编程范围被限制、造成发光波长的偏移，并且在低灰阶小电流时会严重影响显示效果。为了精确地控制显示灰阶，一般采用亮度正比于显示驱动tft的导通时间的脉冲宽度调制(pwm)的驱动方式，以保证显示效果。
3.现有支持微型发光二极管显示的pwm驱动方案，主要分为模拟pwm驱动和数字pwm驱动。数字pwm驱动将一帧时间分为多个子帧，每个子帧时长成比例，通过对每个子帧编程以实现线性灰阶，这要求发光控制信号脉宽可调以实现子帧的编码。但现有技术中发光控制信号信号主要由外围驱动芯片生成，或基于同时发光的模式，令发光控制信号为外围产生的全局信号，栅极驱动电路只需要产生级传的扫描脉冲。额外的发光控制信号信号产生芯片将增加成本，难以实现窄边框，大大降低了发光效率。
4.微型发光二极管工作电流一般较高(10μa-10ma量级，尤其是mini-led像素的驱动电流较高)，像素电路中晶体管的宽长比一般较大，这导致栅极驱动电路的负载大大提高。栅极驱动电路难以保持足够强的驱动能力，以保证高帧率的显示效果。因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。


技术实现要素：

5.鉴于上述问题，本发明的目的在于提供一种栅极驱动电路、像素电路和主动发光型有源显示器，可以在一级栅极驱动电路中同时输出多种类型的可编程的扫描信号和发光控制信号，与像素电路配合以实现数字pwm子帧发光，减小版图面积，提高驱动能力。
6.本发明提供一种栅极驱动电路，包括级联的移位寄存器模块以及与所述移位寄存器模块连接的驱动模块，其中所述驱动模块包括扫描信号产生模块和发光控制信号产生模块；所述移位寄存器模块包括级传信号输出控制端和编程信号控制端，所述移位寄存器模块用于在时钟信号的控制下产生级传信号，并对所述级传信号输出控制端的电平和编程信
号控制端的电平进行编程控制；所述扫描信号产生模块与所述级传信号输出控制端和编程信号控制端连接，用于在所述级传信号输出控制端的电平和编程信号控制端的电平的控制下输出扫描信号；所述发光控制信号产生模块与所述级传信号输出控制端连接，用于在所述级传信号输出控制端的电平的控制下输出发光控制信号。
7.进一步地，所述移位寄存器模块包括第一预充电单元、本级级传信号输出单元、编程单元和第一下拉单元；所述第一预充电单元用于在前一级级传信号的控制下对所述级传信号输出控制端进行充电；所述本级级传信号输出单元用于在所述级传信号输出控制端的电平的控制下输出本级级传信号；所述编程单元用于通过输入的前一级级传信号的脉冲个数对所述编程信号控制端的电平的下拉时刻和上拉时刻进行编程；所述第一下拉单元用于在所述编程信号控制端的电平的控制下将所述级传信号输出控制端的电平下拉至第一低电平，并将输出的所述本级级传信号复位至第二低电平，其中所述第一低电平的电平值大于所述第二低电平的电平值。
8.进一步地，所述第一预充电单元包括第一预充电控制晶体管和第一自举电容；所述第一预充电控制晶体管的控制端与所述第一预充电控制晶体管的第一通路端连接并接入所述前一级级传信号，所述第一预充电控制晶体管的第二通路端与所述第一自举电容的第一端连接形成所述级传信号输出控制端；所述第一自举电容的第二端与所述本级级传信号输出单元和所述第一下拉单元连接。
9.进一步地，所述本级级传信号输出单元包括本级级传信号输出晶体管；所述本级级传信号输出晶体管的控制端与所述级传信号输出控制端连接，所述本级级传信号输出晶体管的第一通路端接入第一时钟信号，所述本级级传信号输出晶体管的第二通路端与所述第一自举电容的第二端连接并输出本级级传信号。
10.进一步地，所述编程单元包括第一编程控制晶体管、第二编程控制晶体管、第三编程控制晶体管、第四编程控制晶体管、复位控制晶体管和第二电容；所述第一编程控制晶体管的控制端接入后一级级传信号，所述第一编程控制晶体管的第一通路端与所述第四编程控制晶体管的控制端连接并接入第二时钟信号，所述第一编程控制晶体管的第二通路端与所述第二编程控制晶体管的控制端和所述第二编程控制晶体管的第一通路端连接；所述第二编程控制晶体管的第二通路端与所述第四编程控制晶体管的第一通路端和所述第三编程控制晶体管的第一通路端连接；所述第三编程控制晶体管的控制端接入所述前一级级传信号，所述第三编程控制晶体管的第二通路端与所述第二电容的第二端连接并接入第二低电平；所述第四编程控制晶体管的第二通路端与所述第二电容的第一端连接形成所述编程信号控制端；所述复位控制晶体管的控制端接入复位信号，所述复位控制晶体管的第一通路端接入全局高电平，所述复位控制晶体管的第二通路端与所述编程信号控制端连接。
11.进一步地，所述第一下拉单元包括第一下拉晶体管和第二下拉晶体管；所述第一下拉晶体管的控制端与所述编程信号控制端连接，所述第一下拉晶体管的第一通路端与所述级传信号输出控制端连接，所述第一下拉晶体管的第二通路端接入所述第一低电平；所述第二下拉晶体管的控制端也与所述编程信号控制端连接，所述第二下拉晶体管的第一通路端与所述第一自举电容的第二端和所述本级级传信号输出晶体管的第二通路端连接，所述第二下拉晶体管的第二通路端接入所述第二低电平。
12.进一步地，所述扫描信号产生模块包括第二预充电单元、本级扫描信号输出单元、
第二下拉单元和维持单元；所述第二预充电单元用于在前一级扫描信号的控制下对扫描信号输出控制端进行充电；所述本级扫描信号输出单元用于在所述扫描信号输出控制端的电平的控制下输出本级扫描信号；所述第二下拉单元用于在后一级扫描信号的控制下将所述扫描信号输出控制端的电平信号和输出的所述本级扫描信号下拉至第一低电平，以使本级扫描信号输出单个正极性脉冲；所述维持单元用于在所述编程信号控制端的电平的控制下将所述扫描信号输出控制端的电平和输出的所述本级扫描信号维持在第一低电平。
13.进一步地，所述第二预充电单元包括第二预充电控制晶体管和第三自举电容；所述第二预充电控制晶体管的控制端接入所述前一级扫描信号，所述第二预充电控制晶体管的第一通路端与所述级传信号输出控制端连接，所述第二预充电控制晶体管的第二通路端与所述第三自举电容的第一端连接形成所述扫描信号输出控制端；所述第三自举电容的第二端与所述本级扫描信号输出单元、第二下拉单元和维持单元连接。
14.进一步地，所述本级扫描信号输出单元包括本级扫描信号输出晶体管；所述本级扫描信号输出晶体管的控制端与所述扫描信号输出控制端连接，所述本级扫描信号输出晶体管的第一通路端也接入第三时钟信号，所述本级扫描信号输出晶体管的第二通路端与所述第三自举电容的第二端连接并输出本级扫描信号。
15.进一步地，所述维持单元包括第三下拉晶体管和第四下拉晶体管；所述第三下拉晶体管的控制端与所述第四下拉晶体管的控制端连接并与所述编程信号控制端连接，所述第三下拉晶体管的第一通路端与所述扫描信号输出控制端连接，所述第三下拉晶体管的第二通路端与所述第四下拉晶体管的第二通路端连接并接入第一低电平信号；所述第四下拉晶体管的第一通路端与所述第三自举电容的第二端和所述本级扫描信号输出晶体管的第二通路端连接。
16.进一步地，所述第二下拉单元包括第五下拉晶体管和第六下拉晶体管；所述第五下拉晶体管的控制端与所述第六下拉晶体管的控制端连接并接入所述后一级扫描信号，所述第五下拉晶体管的第一通路端与所述第三自举电容的第二端和所述本级扫描信号输出晶体管的第二通路端连接，所述第五下拉晶体管的第二通路端与所述第六下拉晶体管的第二通路端连接并接入第一低电平信号；所述第六下拉晶体管的第一通路端与所述扫描信号输出控制端连接。
17.进一步地，所述发光控制信号产生模块包括第一级反相器和第二级反相器；所述第一级反相器包括第一输入晶体管和第一控制晶体管，所述第一级反相器包括第二输入晶体管、第二控制晶体管、第一发光控制信号输出晶体管和第二发光控制信号输出晶体管；
18.所述第一输入晶体管的控制端与所述级传信号输出控制端连接，所述第一输入晶体管的第一通路端与所述第一控制晶体管的第二通路端、所述第二输入晶体管的控制端、所述第一发光控制信号输出晶体管的控制端连接，所述第一输入晶体管的第二通路端接入第二低电平信号；所述第二输入晶体管的第一通路端与所述第二控制晶体管的第二通路端和第二发光控制信号输出晶体管的控制端连接，所述第二输入晶体管的第二通路端与所述第一发光控制信号输出晶体管的第二通路端连接并接入第一低电平；所述第一控制晶体管的控制端与所述第一控制晶体管的第一通路端连接并接入所述全局高电平；所述第二控制晶体管的控制端与所述第二控制晶体管的第一通路端连接并接入所述全局高电平；所述第一发光控制信号输出晶体管的第一通路端与所述第二发光控制信号输出晶体管的第二通
路端连接并输出本级发光控制信号；所述第二发光控制信号输出晶体管的第一通路端接入所述全局高电平。
19.本发明还提供一种像素电路，用于接收如上所述的栅极驱动电路输出的扫描信号和发光控制信号，以进行像素电路的发光控制，所述像素电路包括数据输入晶体管、第一参考晶体管、第一存储电容、第二存储电容、pwm驱动晶体管、发光控制晶体管、pam驱动晶体管、第二参考晶体管、初始化晶体管、阈值补偿晶体管和微型发光二极管；
20.所述数据输入晶体管的控制端接入后一级扫描信号，所述数据输入晶体管的第一通路端接入数据电压，所述数据输入晶体管的第二通路端与所述第一参考晶体管的第二通路端、所述第一存储电容的第二端、以及所述pwm驱动晶体管的控制端连接；所述第一参考晶体管的控制端接入本级扫描信号，所述第一参考晶体管的第一通路端接入第一低电平；所述第一存储电容的第一端与所述pwm驱动晶体管的第一通路端和所述第二存储电容的第一端连接并接入全局高电平；所述发光控制晶体管的控制端接入后两级发光控制信号，所述发光控制晶体管的第一通路端与所述第二参考晶体管的第二通路端和所述pam驱动晶体管的第二通路端连接，所述发光控制晶体管的第二通路端与所述微型发光二极管的阳极连接；所述pam驱动晶体管的控制端与所述初始化晶体管的第一通路端和所述阈值补偿晶体管的第二通路端连接，所述pam驱动晶体管的第一通路端与所述阈值补偿晶体管的第一通路端连接；所述第二参考晶体管的控制端接入本级扫描信号，所述第二参考晶体管的第一通路端接入参考电压；所述初始化晶体管的控制端接入前级扫描信号，所述初始化晶体管的第二通路端接入初始化电压；所述阈值补偿晶体管的控制端接入本级扫描信号，所述阈值补偿晶体管的第一通路端与所述pwm驱动晶体管的第二通路端连接，所述阈值补偿晶体管的第二通路端与所述第二存储电容的第二端连接；所述微型发光二极管的阴极接入所述第一低电平。
21.本发明还提供一种主动发光型有源显示器，包括如上所述的栅极驱动电路和像素电路。
22.本发明提供的栅极驱动电路、像素电路和主动发光型有源显示器，可以将移位寄存器模块、扫描信号产生模块和发光控制信号产生模块集成在一级栅极驱动电路中，使扫描信号和发光控制信号与级传信号同步并行产生，同时使发光控制信号的脉宽可以实现编程，与像素电路配合以实现数字pwm子帧发光，减小了主动发光型有源显示器的版图面积，提高了电路的稳定性和驱动能力。
附图说明
23.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
24.图1为一实施例提供的栅极驱动电路的电路结构示意图；
25.图2为一实施例提供的栅极驱动电路的工作时序图；
26.图3为一实施例提供的移位寄存器模块的电路结构示意图；
27.图4为一实施例提供的扫描信号产生模块的电路结构示意图；
28.图5为一实施例提供的发光控制信号产生模块的电路结构示意图；
29.图6为一实施例提供的像素电路结构示意图；
30.图7为一实施例提供的像素电路的工作时序图；
31.图8为一实施例提供的栅极驱动电路和像素电路的级联框图。
具体实施方式
32.有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。通过具体实施方式的说明，当可对本发明为达成预期目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制，可能未示出某些公知的部分。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
33.本发明一实施例提供一种栅极驱动电路，如图1所示，包括级联的移位寄存器模块110以及与移位寄存器模块110连接的驱动模块，其中驱动模块包括扫描信号产生模块120和发光控制信号产生模块130。
34.其中，移位寄存器模块110包括级传信号输出控制端qa和编程信号控制端qc，移位寄存器模块110用于在时钟信号的控制下产生级传信号，并对级传信号输出控制端qa的电平和编程信号控制端qc的电平进行编程控制；扫描信号产生模块120与级传信号输出控制端qa和编程信号控制端qc连接，用于在级传信号输出控制端qa的电平和编程信号控制端qc的电平的控制下输出扫描信号；发光控制信号产生模块130与级传信号输出控制端qa连接，用于在级传信号输出控制端qa的电平的控制下输出发光控制信号。
35.如图3所示的移位寄存器模块的电路结构，移位寄存器模块110包括第一预充电单元111、本级级传信号输出单元112、编程单元113和第一下拉单元114；第一预充电单元111用于在前一级级传信号c[n-1]的控制下对级传信号输出控制端qa进行充电；本级级传信号输出单元112用于在级传信号输出控制端qa的电平的控制下输出本级级传信号c[n]；编程单元113用于通过输入的前一级级传信号c[n-1]的脉冲个数对编程信号控制端qc的电平的下拉时刻和上拉时刻进行编程；第一下拉单元114用于在编程信号控制端qc的电平的控制下将级传信号输出控制端qa的电平下拉至第一低电平vss，并将输出的本级级传信号c[n]复位至第二低电平vssl，其中第一低电平vss的电平值大于第二低电平vssl的电平值。
[0036]
具体地，第一预充电单元111包括第一预充电控制晶体管t1a和第一自举电容c1a；第一预充电控制晶体管t1a的控制端与第一预充电控制晶体管t1a的第一通路端连接并接入前一级级传信号c[n-1]，第一预充电控制晶体管t1a的第二通路端与第一自举电容c1a的第一端连接形成级传信号输出控制端qa；第一自举电容c1a的第二端与本级级传信号输出单元112和第一下拉单元114连接。
[0037]
具体地，本级级传信号输出单元112包括本级级传信号输出晶体管t4a；本级级传信号输出晶体管t4a的控制端与级传信号输出控制端qa连接，本级级传信号输出晶体管t4a的第一通路端接入第一时钟信号ck1，本级级传信号输出晶体管t4a的第二通路端与第一自举电容c1a的第二端连接并输出本级级传信号c[n]。
[0038]
具体地，编程单元113包括第一编程控制晶体管t2a、第二编程控制晶体管t3a、第三编程控制晶体管t7a、第四编程控制晶体管t8a、复位控制晶体管t9a和第二电容c2a；第一
编程控制晶体管t2a的控制端接入后一级级传信号，第一编程控制晶体管t2a的第一通路端与第四编程控制晶体管t8a的控制端连接并接入第二时钟信号ck2，第一编程控制晶体管t2a的第二通路端与第二编程控制晶体管t3a的控制端和第二编程控制晶体管t3a的第一通路端连接；第二编程控制晶体管t3a的第二通路端与第四编程控制晶体管t8a的第一通路端和第三编程控制晶体管t7a的第一通路端连接；第三编程控制晶体管t7a的控制端接入前一级级传信号c[n-1]，第三编程控制晶体管t7a的第二通路端与第二电容c2a的第二端连接并接入第二低电平vssl；第四编程控制晶体管t8a的第二通路端与第二电容c2a的第一端连接形成编程信号控制端qc；复位控制晶体管t9a的控制端接入复位信号rst，复位控制晶体管t9a的第一通路端接入全局高电平vdd，复位控制晶体管t9a的第二通路端与编程信号控制端qc连接。
[0039]
具体地，第一下拉单元114包括第一下拉晶体管t5a和第二下拉晶体管t6a；第一下拉晶体管t5a的控制端与编程信号控制端qc连接，第一下拉晶体管t5a的第一通路端与级传信号输出控制端qa连接，第一下拉晶体管t5a的第二通路端接入第一低电平vss；第二下拉晶体管t6a的控制端也与编程信号控制端qc连接，第二下拉晶体管t6a的第一通路端与第一自举电容c1a的第二端和本级级传信号输出晶体管t4a的第二通路端连接，第二下拉晶体管t6a的第二通路端接入第二低电平vssl。
[0040]
请结合图2所示的栅极驱动电路的工作时序图，对图3所示的移位寄存器模块110的工作原理进行详细的说明。在一些实施例中，多个移位寄存器模块相互级联以实现连续脉冲的级传，即在第n-x级被输入m个脉冲时，第n级也输出m个脉冲，互联的两级输出脉冲信号的相位差为一个脉冲的宽度。相邻的移位寄存器模块之间分别输入前一级移位寄存器模块的级传信号c[n-1]和后一级移位寄存器模块的级传信号c[n+1]，以及第一时钟信号ck1和第二时钟信号ck2，以用于输出本级级传信号c[n]。而对于第n级的移位寄存器模块来说，其在输出本级级传信号c[n]过程中具有五种工作状态，其分别为p1a，p2a，p3a，p4a和p5a，以下对移位寄存器模块的五种工作状态进行具体说明。
[0041]
需要说明的是，用于产生本级级传信号的时钟信号的周期为t1，有效电平时间与时钟周期的比例为k1(0《k1《1)，以周期为t1,占空比为50％的两相非重叠时钟(ck1,ck2)为例，作为示例性的说明。
[0042]
p1a状态：复位信号rst为全局高电平vdd，控制复位控制晶体管t9a处于导通状态，导通的复位控制晶体管t9a将全局高电平vdd提供给第二电容c2a的第一端以及第一下拉晶体管t5a和第二下拉晶体管t6a的控制端，此时编程信号控制端，即第二级传节点qc的电平被拉高至全局高电平vdd，使第一下拉单元114的第一下拉晶体管t5a和第二下拉晶体管t6a处于导通状态，导通的第一下拉晶体管t5a将第一低电平vss提供给本级级传信号输出晶体管t4a的控制端和第一自举电容c1a的第一端，将级传信号输出控制端，即第一级传节点qa复位至第一低电平vss，导通的第二下拉晶体管t6a将本级级传信号c[n]的输出端复位至比第一低电平vss更低的第二低电平vssl。
[0043]
此时前一级级传信号c[n-1]和后一级级传信号c[n+1]都为第二低电平vssl，控制第一预充电控制晶体管t1a、第一编程控制晶体管t2a、第二编程控制晶体管t3a和第三编程控制晶体管t7a处于截止状态；此时第二时钟信号ck2也为第二低电平vssl，控制第四编程控制晶体管t8a也处于截止状态。
[0044]
p2a状态：复位信号rst变为第二低电平vssl，控制复位控制晶体管t9a处于截止状态；此时第二时钟信号ck2变为全局高电平vdd，控制第四编程控制晶体管t8a处于导通状态；前一级级传信号c[n-1]也变为全局高电平vdd，控制第一预充电控制晶体管t1a和第三编程控制晶体管t7a处于导通状态，导通的第四编程控制晶体管t8a通过导通的第三编程控制晶体管t7a将第二低电平vssl提供给第二级传节点qc，使第二级传节点qc的电平被下拉至第二低电平vssl，进而使第一下拉单元114的第一下拉晶体管t5a和第二下拉晶体管t6a处于截止状态。由于此时第一预充电控制晶体管t1a进入饱和导通状态，使得第一级传节点qa的电压变为第一预充电电平vd1＝vss+vth(vth为第一预充电控制晶体管t1a的阈值电压)，并通过第一自举电容c1a存储电荷以保持第一级传节点qa的电位，并使得本级级传信号输出晶体管t4a导通，从而通过本级级传信号输出晶体管t4a将第一时钟信号ck1输出至本级级传信号c[n]的输出端。此时由于第一时钟信号ck1为第二低电平vssl，因此本级级传信号c[n]输出为第二低电平vssl。
[0045]
p3a状态：此时前一级级传信号c[n-1]和后一级级传信号c[n+1]都为第二低电平vssl，使得第一预充电控制晶体管t1a、第一编程控制晶体管t2a、第二编程控制晶体管t3a和第三编程控制晶体管t7a处于截止状态，第二时钟信号ck2也变为第二低电平vssl，控制第四编程控制晶体管t8a也处于截止状态；复位信号rst仍为第二低电平vssl，使得复位控制晶体管t9a仍处于截止状态，因此第二级传节点qc的电平仍保持第二低电平vssl状态，则第一下拉单元114的第一下拉晶体管t5a和第二下拉晶体管t6a也处于截止状态；由于第一自举电容c1a的自举效应，使得本级级传信号输出晶体管t4a处于线性区，此时第一级传节点qa的电位变为比第一预充电电平vd1高的第二预充电电平vd2，此时由于第一时钟信号ck1为全局高电平vdd，因此本级级传信号c[n]输出为全局高电平vdd。
[0046]
p4a状态：在p3a状态之后，如果前一级移位寄存器模块的级传信号c[n-1]和后一级移位寄存器模块的级传信号c[n+1]都为全局高电平vdd，那么便会进入p4a状态，此时第一预充电控制晶体管t1a、第一编程控制晶体管t2a、第三编程控制晶体管t7a处于导通状态，由于第二时钟信号ck2也为全局高电平vdd，控制第四编程控制晶体管t8a导通，且导通的第一编程控制晶体管t2a将全局高电平vdd提供给第二编程控制晶体管t3a的控制端和第一通路端，使得第二编程控制晶体管t3a导通，导通的第三编程控制晶体管t7a将第二低电平vssl提供给第二级传节点qc，使得第二级传节点qc的电平仍保持第二低电平vssl状态，则第一下拉单元114的第一下拉晶体管t5a和第二下拉晶体管t6a仍处于截止状态；由于此时第一预充电控制晶体管t1a进入饱和导通状态，使得第一级传节点qa的电压又变为第一预充电电平vd1＝vss+vth，并通过第一自举电容c1a存储电荷以保持第一级传节点qa的电位，并使得本级级传信号输出晶体管t4a导通，从而通过本级级传信号输出晶体管t4a将第一时钟信号ck1输出至本级级传信号c[n]的输出端。此时由于第一时钟信号ck1为第二低电平vssl，因此本级级传信号c[n]输出为第二低电平vssl。
[0047]
此时由于前一级级传信号c[n+1]和后一级级传信号c[n+1]再次同时为第二低电平vssl，在p4a状态之后又会进入p3a状态，使得本级级传信号c[n]又会输出一次全局高电平vdd。
[0048]
p5a状态：在p3a状态之后，如果前一级级传信号c[n-1]的输出为第二低电平vss，而后一级级传信号c[n+1]输出为全局高电平vdd时，那么便会进入p5a状态。此时，第一编程
控制晶体管t2a处于导通状态，由于第二时钟信号ck2为全局高电平vdd，控制第四编程控制晶体管t8a导通，且导通的第一编程控制晶体管t2a将全局高电平vdd提供给第二编程控制晶体管t3a的控制端和第一通路端，使得第二编程控制晶体管t3a导通，导通的第二编程控制晶体管t3a将全局高电平vdd提供给第四编程控制晶体管t8a的第一通路端，导通的第四编程控制晶体管t8a将全局高电平vdd提供给第二级传节点qc，第二级传节点qc的电平再次被拉高至全局高电平vdd，使第一下拉单元114的第一下拉晶体管t5a和t6a再次处于导通状态，导通的第一下拉晶体管t5a将第一低电平vss提供给本级级传信号输出晶体管t4a的控制端和第一电容的第一端，即将第一级传节点qa复位至第一低电平vss，导通的t6a将本级级传信号c[n]的输出端复位至第二低电平vssl，从而结束输出本级的级传信号。
[0049]
由上述第一预充电单元111和本级级传信号输出单元112的工作原理可知，第一预充电单元111通过第一级传节点qa输出第一预充电电平vd1或第二预充电电平vd2，第一预充电电平vd1或第二预充电电平vd2均大于全局低电平，即第一低电平vss，小于全局高电平vdd。而本级级传信号输出晶体管t4a在第一预充电电平vd1或第二预充电电平vd2的控制下导通，使其输出至级传信号输出端的本级的级传信号c[n]跟随第一时钟信号ck1的电平。
[0050]
由上述移位寄存器模块的工作原理可知，当移位寄存器模块只输入一个脉冲时，每一个移位寄存器模块依次经历p1a状态、p2a状态、p3a状态和p5a状态，以实现单脉冲的级传信号输出，当移位寄存器模块输入多个脉冲时，每一个移位寄存器模块会根据脉冲的数量，反复经历p3a状态和p4a状态，以实现多脉冲的扫描信号输出。通过输入的前一级移位寄存器模块的级传信号脉冲的个数对编程信号控制端，即第二级传节点qc上拉的时刻编程，从而改变级传信号输出控制端，即第一级传节点qa高电平脉宽的持续时间，进而改变本级级传信号c[n]输出的脉冲个数。
[0051]
如图4所示的扫描信号产生模块的电路结构，扫描信号产生模块120包括第二预充电单元121、本级扫描信号输出单元122、第二下拉单元124和维持单元123；第二预充电单元121用于在前一级扫描信号scan[n-1]的控制下对扫描信号输出控制端qb进行充电；本级扫描信号输出单元122用于在扫描信号输出控制端qb的电平的控制下输出本级扫描信号scan[n]；第二下拉单元124用于在后一级扫描信号scan[n+1]的控制下将扫描信号输出控制端qb的电平信号和输出的本级扫描信号scan[n]下拉至第一低电平vss，以使本级扫描信号scan[n]输出单个正极性脉冲；维持单元123用于在编程信号控制端的电平的控制下将扫描信号输出控制端qb的电平和输出的本级扫描信号scan[n]维持在第一低电平vss。
[0052]
具体地，第二预充电单元121包括第二预充电控制晶体管t1b和第三自举电容c3b；第二预充电控制晶体管t1b的控制端接入前一级扫描信号scan[n-1]，第二预充电控制晶体管t1b的第一通路端与级传信号输出控制端qa连接，第二预充电控制晶体管t1b的第二通路端与第三自举电容c3b的第一端连接形成扫描信号输出控制端qb；第三自举电容c3b的第二端与本级扫描信号输出单元122、第二下拉单元124和维持单元123连接。
[0053]
具体地，本级扫描信号输出单元122包括本级扫描信号输出晶体管t5b；本级扫描信号输出晶体管t5b的控制端与扫描信号输出控制端qb连接，本级扫描信号输出晶体管t5b的第一通路端也接入第三时钟信号ck1l，本级扫描信号输出晶体管t5b的第二通路端与第三自举电容c3b的第二端连接并输出本级扫描信号scan[n]。
[0054]
具体地，维持单元123包括第三下拉晶体管t2b和第四下拉晶体管t3b；第三下拉晶
体管t2b的控制端与第四下拉晶体管t3b的控制端连接并与编程信号控制端qc连接，第三下拉晶体管t2b的第一通路端与扫描信号输出控制端qb连接，第三下拉晶体管t2b的第二通路端与第四下拉晶体管t3b的第二通路端连接并接入第一低电平vss；第四下拉晶体管t3b的第一通路端与第三自举电容c3b的第二端和本级扫描信号输出晶体管t5b的第二通路端连接。
[0055]
具体地，第二下拉单元124包括第五下拉晶体管t4b和第六下拉晶体管t6b；第五下拉晶体管t4b的控制端与第六下拉晶体管t6b的控制端连接并接入后一级扫描信号scan[n+1]，第五下拉晶体管t4b的第一通路端与第三自举电容c3b的第二端和本级扫描信号输出晶体管t5b的第二通路端连接，第五下拉晶体管t4b的第二通路端与第六下拉晶体管t6b的第二通路端连接并接入第一低电平vss；第六下拉晶体管t6b的第一通路端与扫描信号输出控制端qb连接。
[0056]
请结合图2所示的栅极驱动电路的工作时序图，对图4所示的扫描信号产生模块的工作原理进行详细的说明。扫描信号产生模块与移位寄存器模块的第一级传节点qa和第二级传节点qc电性相连。相邻的扫描信号产生模块之间分别输入前一级扫描信号产生模块的扫描信号scan[n-1]和后一级扫描信号产生模块的扫描信号scan[n+1]，以及第三时钟信号ck1l，以用于输出本级的扫描信号scan[n]。需要说明的是，第三时钟信号ck1l是与第一时钟信号ck1脉冲相同的时钟信号，但第三时钟信号ck1l的低电平比第一时钟信号ck1的低电平更低，以提高栅极驱动电路的稳定性，以下说明将以第一时钟信号ck1为例，代替第三时钟信号ck1l对扫描信号产生模块的工作原理进行说明。对于第n级扫描信号产生模块来说，其在输出本级的扫描信号scan[n]过程中具有四种工作状态，其分别为p2a，p3a，p4a和p5a，以下对扫描信号产生模块的四种工作状态进行具体说明。
[0057]
p2a状态：此时前一级扫描信号scan[n-1]为全局高电平vdd，控制第二预充电控制晶体管t1b处于导通状态，由于此时与第二预充电控制晶体管t1b第一端相连的第一级传节点qa的电平为第一预充电电平vd1，导通的第二预充电控制晶体管t1b将第一预充电电平vd1提供给本级扫描信号输出晶体管t5b的控制端和第三自举电容c3b的第一端，使本级扫描信号输出晶体管t5b处于导通状态，且扫描信号输出控制端qb的电平被拉高至第一预充电电平vd1，并通过第三自举电容c3b存储电荷以保持扫描信号输出控制端qb的电位，从而通过本级扫描信号输出晶体管t5b将第三时钟信号ck1l输出至本级扫描信号scan[n]的输出端。此时由于第三时钟信号ck1l为第一低电平vss，因此本级扫描信号scan[n]输出为第一低电平vss。
[0058]
由于此时第二级传节点qc的电平变为第二低电平vssl状态，则下拉单元的第三下拉晶体管t2b和第四下拉晶体管t3b处于截止状态；此时后一级扫描信号产生电路的扫描信号scan[n+1]为第一低电平vss状态，则第二下拉单元的第五下拉晶体管t4b和第六下拉晶体管t6b也处于截止状态。
[0059]
p3a状态：由于此时前一级扫描信scan[n-1]和后一级扫描信号scan[n+1]都为第一低电平vss状态，使得第二预充电单元的第二预充电控制晶体管t1b以及第二下拉单元的第五下拉晶体管t4b和第六下拉晶体管t6b处于截止状态；由于此时第二级传节点qc的电平仍为第二低电平vssl状态，则维持单元的第三下拉晶体管t2b和第四下拉晶体管t3b仍处于截止状态；此时由于第三自举电容c3b的自举效应，使得第一级传节点qa的电位变为比第一
预充电电平vd1高的第二预充电电平vd2，使得本级扫描信号输出晶体管t5b继续处于导通状态，此时第三时钟信号ck1l为全局高电平vdd状态，因此本级扫描信号scan[n]输出为全局高电平vdd。
[0060]
p4a状态：在p3a状态之后，如果前一级扫描信号scan[n-1]为第一低电平vss状态，且第一级传节点qa的电平为第一预充电电平vd1，那么便会进入p4a状态，在第一次进入p4a状态时，传输至本级扫描信号产生电路的后一级扫描信号scan[n+1]为全局高电平vdd，控制第二下拉单元的第五下拉晶体管t4b和第六下拉晶体管t6b处于导通状态，导通的第六下拉晶体管t6b将第一低电平vss提供给本级扫描信号输出晶体管t5b的控制端和第三自举电容c3b的第一端，将扫描信号输出控制端qb的电平下拉至第一低电平vss，使得本级扫描信号输出晶体管t5b处于截止状态，阻止扫描信号输出控制端qb的高电平信号进一步编程，保证本级扫描信号scan[n]输出单个正极性脉冲；导通的第五下拉晶体管t4b将第一低电平vss提供给本级扫描信号scan[n]的输出端，及时将本级扫描信号scan[n]的输出端下拉至第一低电平vss，提高本级扫描信号scan[n]的驱动能力。由于每一级扫描信号产生电路只输出单个正极性脉冲的扫描信号，因此在第一次之后再次进入p4a状态时，传输至本级扫描信号产生电路的后一级扫描信号scan[n+1]都为第一低电平vss，第二下拉单元的第五下拉晶体管t4b和第六下拉晶体管t6b都会处于截止状态；由于在p4a状态中，前一级扫描信号scan[n-1]都为第一低电平vss状态，则第二预充电控制晶体管t1b都会处于截止状态，第二级传节点qc会保持第二低电平vssl状态，则维持单元的第三下拉晶体管t2b和第四下拉晶体管t3b仍会处于截止状态。
[0061]
此时由于前一级扫描信号scan[n-1]仍为第一低电平vss状态，且第一级传节点qa的电平再次变为第二预充电电平vd2，在p4a状态之后又会进入p3a状态，由于在第一次进入p3a状态时，本级级传信号c[n]已输出过一次全局高电平vdd脉冲，则在之后再次进入p3a状态时，本级级传信号c[n]将不再输出全局高电平vdd脉冲，因此本级扫描信号scan[n]将会维持第一低电平vss。
[0062]
p5a状态：在p3a状态之后，如果第一级传节点qa的电平被拉低为第一低电平vss，那么便会进入p5a状态。此时由于前一级扫描信号scan[n-1]和后一级扫描信号产生电路的扫描信号scan[n+1]都为第一低电平vss状态，使得第二预充电单元的第二预充电控制晶体管t1b以及第二下拉单元的第五下拉晶体管t4b和第六下拉晶体管t6b处于截止状态；由于第二级传节点qc被拉高至全局高电平vdd，则控制维持单元的第三下拉晶体管t2b和第四下拉晶体管t3b处于导通状态，导通的第三下拉晶体管t2b将第一低电平vss提供给本级扫描信号输出晶体管t5b的控制端和第三自举电容c3b的第一端，将扫描信号输出控制端qb的电平继续下拉至第一低电平vss，使得本级扫描信号输出晶体管t5b处于截止状态，导通的第四下拉晶体管t3b将第一低电平vss提供给本级扫描信号scan[n]的输出端，将本级扫描信号scan[n]的输出端继续维持第一低电平vss状态，从而结束输出本级的扫描信号。
[0063]
由上述扫描信号产生电路的工作原理可知，通过第二下拉单元124的第六下拉晶体管t6b将扫描信号输出控制端qb的电平下拉至第一低电平vss，阻止扫描信号输出控制端qb的高电平信号进一步编程，保证本级扫描信号scan[n]输出单个正极性脉冲；且通过维持单元123将扫描信号输出控制端qb的电平和本级扫描信号scan[n]的输出端的电平维持在第一低电平vss状态，通过第二下拉单元124和维持单元123的双层下拉结构以提高本级扫
描信号scan[n]的驱动能力。
[0064]
如图5所示的发光控制信号产生模块的电路结构，发光控制信号产生模块130包括第一级反相器131和第二级反相器132。
[0065]
具体地，第一级反相器131包括第一输入晶体管t6c和第一控制晶体管t5c，第二级反相器132包括第二输入晶体管t2c、第二控制晶体管t1c、第一发光控制信号输出晶体管t3c和第二发光控制信号输出晶体管t4c。第一输入晶体管t6c的控制端与级传信号输出控制端连接，第一输入晶体管t6c的第一通路端与第一控制晶体管t5c的第二通路端、第二输入晶体管t2c的控制端、第一发光控制信号输出晶体管t3c的控制端连接，第一输入晶体管t6c的第二通路端接入第二低电平vssl；第二输入晶体管t2c的第一通路端与第二控制晶体管t1c的第二通路端和第二发光控制信号输出晶体管t4c的控制端连接，第二输入晶体管t2c的第二通路端与第一发光控制信号输出晶体管t3c的第二通路端连接并接入第一低电平vss；第一控制晶体管t5c的控制端与第一控制晶体管t5c的第一通路端连接并接入全局高电平vdd；第二控制晶体管t1c的控制端与第二控制晶体管t1c的第一通路端连接并接入全局高电平vdd；第一发光控制信号输出晶体管t3c的第一通路端与第二发光控制信号输出晶体管t4c的第二通路端连接并输出本级发光控制信号em[n]；第二发光控制信号输出晶体管t4c的第一通路端接入全局高电平。
[0066]
请结合图2所示的栅极驱动电路的工作时序图，对图5所示的移位寄存器模块的工作原理进行详细的说明。发光控制信号产生模块在第一级传节点qa电平的控制下输出本级发光控制信号em[n]至发光控制信号输出端，以用于控制像素电路的微型发光二极管进行发光。而对于第n级发光控制信号产生模块来说，其在输出本级发光控制信号em[n]的过程中具有三种工作状态，其分别为p1d状态、p2d状态和p3d状态，以下对输出本级发光控制信号em[n]的过程进行具体的说明。
[0067]
p1d状态：在第n级输出第一级传节点qa的电位为第一低电平vss时，发光控制信号产生模块进入p1d状态。此时第一输入晶体管t6c处于截止状态，第二控制晶体管t1c和第一控制晶体管t5c处于导通状态，导通的第一控制晶体管t5c将全局高电平vdd提供给第二输入晶体管t2c和第一发光控制信号输出晶体管t3c的控制端，控制第二输入晶体管t2c和第一发光控制信号输出晶体管t3c导通，导通的第二输入晶体管t2c将第一低电平vss提供给第二发光控制信号输出晶体管t4c的控制端，控制第二发光控制信号输出晶体管t4c处于截止状态，导通的第一发光控制信号输出晶体管t3c将第一低电平vss提供给本级发光控制信号em[n]输出端，使得本级发光控制信号em[n]输出为第一低电平vss。
[0068]
p2d状态：在第n级输出第一级传节点qa的电位为第一预充电电平vd1或第二预充电电平vd2时，发光控制信号产生模块进入p2d状态。此时，第一预充电电平vd1或第二预充电电平vd2使得第一输入晶体管t6c处于导通状态，导通的第一输入晶体管t6c将第二低电平vssl提供给第二输入晶体管t2c和第一发光控制信号输出晶体管t3c的控制端，控制第二输入晶体管t2c和第一发光控制信号输出晶体管t3c处于截止状态，此时第二控制晶体管t1c和第一控制晶体管t5c仍处于导通状态，导通的第二控制晶体管t1c将全局高电平vdd提供给第二发光控制信号输出晶体管t4c的控制端，由于第二发光控制信号输出晶体管t4c的本征电容的自举作用使得第二发光控制信号输出晶体管t4c的控制端的电位升高到vdd，控制第二发光控制信号输出晶体管t4c导通，从而导通的第二发光控制信号输出晶体管t4c将
全局高电平vdd无损失地传输至本级发光控制信号em[n]输出端，使得本级发光控制信号em[n]输出为全局高电平vdd。
[0069]
p3d状态：在第n级输出第一级传节点qa的电位恢复为第一低电平vss时，发光控制信号产生模块进入p3d状态。此时第一输入晶体管t6c处于截止状态，第二控制晶体管t1c和第一控制晶体管t5c仍处于导通状态，导通的第一控制晶体管t5c将全局高电平vdd再次提供给第二输入晶体管t2c和第一发光控制信号输出晶体管t3c的控制端，控制第二输入晶体管t2c和第一发光控制信号输出晶体管t3c再次导通，导通的第二输入晶体管t2c将第一低电平vss提供给第二发光控制信号输出晶体管t4c的控制端，控制第二发光控制信号输出晶体管t4c处于截止状态，导通的第一发光控制信号输出晶体管t3c将第一低电平vss提供给本级发光控制信号em[n]输出端，使得本级发光控制信号em[n]复位为第一低电平vss。
[0070]
由上述发光控制信号产生模块的工作原理可知，发光控制信号产生模块的主要作用是对第一级传节点qa的电平信号进行两级反向整流。当发光控制信号产生模块输入低电平时，即第一级传节点qa的电平为第一低电平vss时，控制第一发光控制信号输出晶体管t3c导通，第二发光控制信号输出晶体管t4c截止，发光控制信号产生模块输出低电平的发光控制信号；当发光控制信号产生模块输入高电平时，即第一级传节点qa的电平为第一预充电电平vd1或第二预充电电平vd2时，控制第二发光控制信号输出晶体管t4c导通，第一发光控制信号输出晶体管t3c截止，发光控制信号产生模块输出高电平的发光控制信号。由于tft反相器vtc曲线比较平缓，因此通过在第一发光控制信号输出晶体管t3c的第二通路端输入第一低电平vss，在第一级反相器中的第一输入晶体管t6c第二通路端输入更低的第二低电平vssl，利用双低电平结构，使第一级反相器的低电平耦合至更低的第二低电平vssl，使发光控制信号产生模块能无损失地输出高电平的发光控制信号，以实现输出的本级发光控制信号em[n]全摆幅；且利用第一发光控制信号输出晶体管t3c和第二发光控制信号输出晶体管t4c本征电容的自举效果提高了发光控制信号em[n]的驱动能力。
[0071]
此外，由于发光控制信号产生模块是在输出第一级传节点qa的第一预充电电平vd1或第二预充电电平vd2控制下输出高电平的本级发光控制信号em[n]，因此本级发光控制信号em[n]的信号宽度与第一预充电电平vd1或第二预充电电平vd2宽度一致，而移位寄存器模块的级传信号每输入一个脉冲，则第一级传节点qa会分别产生一次第一预充电电平vd1或第二预充电电平vd2，因此本级发光控制信号em[n]的脉冲宽度与本级级传信号c[n]的脉冲数量呈正相关，发光控制信号em[n]的信号宽度为n*t1，即脉冲数量n与第一时钟信号ck1的周期t1的乘积。
[0072]
综上所述，本发明提出的栅极驱动电路将移位寄存器模块110、扫描信号产生模块120、发光控制信号产生模块130在一级栅极驱动电路中集成，使本级发光控制信号em[n]、本级扫描信号scan[n]与本级级传信号c[n]同步并行产生，同时本级发光控制信号em[n]脉宽可以实现编程，与本级扫描信号scan[n]配合写入数据可以实现数字pwm子帧发光，从而减少电路版图所占的面积，利于窄边框显示面板的实现；且通过逐行发光数字子帧pwm驱动方式，使发光控制信号em[n]可以逐行生成，提高了发光效率，显著提升了mled的显示效果，而且利用双低电位结构，提高了电路的稳定性，同时驱动能力也得到了提高。
[0073]
本发明实施例还提供一种像素电路，如图6所示，所述像素电路包括数据输入晶体管m3、第一参考晶体管m5、第一存储电容c1、第二存储电容c2、pwm驱动晶体管m4、发光控制
晶体管m1、pam驱动晶体管m2、第二参考晶体管m6、初始化晶体管m7、阈值补偿晶体管m8和微型发光二极管mled。
[0074]
具体地，数据输入晶体管m3的控制端接入后一级扫描信号scan[n+1]，数据输入晶体管m3的第一通路端接入数据电压vdata，数据输入晶体管m3的第二通路端与第一参考晶体管m5的第二通路端、第一存储电容c1的第二端、以及pwm驱动晶体管m4的控制端连接；第一参考晶体管m5的控制端接入本级扫描信号，第一参考晶体管m5的第一通路端接入第一低电平vss；第一存储电容c1的第一端与pwm驱动晶体管m4的第一通路端和第二存储电容c2的第一端连接并接入全局高电平vdd；发光控制晶体管m1的控制端接入后两级发光控制信号em[n+2]，发光控制晶体管m1的第一通路端与第二参考晶体管m6的第二通路端和pam驱动晶体管m2的第二通路端连接，发光控制晶体管m1的第二通路端与微型发光二极管mled的阳极连接；pam驱动晶体管m2的控制端与初始化晶体管m7的第一通路端和阈值补偿晶体管m8的第二通路端连接，pam驱动晶体管m2的第一通路端与阈值补偿晶体管m8的第一通路端连接；第二参考晶体管m6的控制端接入本级扫描信号scan[n]，第二参考晶体管m6的第一通路端接入参考电压vref；初始化晶体管m7的控制端接入前一级扫描信号scan[n-1]，初始化晶体管m7的第二通路端接入初始化电压vinit；阈值补偿晶体管m8的控制端接入本级扫描信号，阈值补偿晶体管m8的第一通路端与pwm驱动晶体管m4的第二通路端连接，阈值补偿晶体管m8的第二通路端与第二存储电容c2的第二端连接；微型发光二极管mled的阴极接入第一低电平vss。
[0075]
请结合图7所示的像素电路的工作时序图，对图6所示的像素电路的工作原理进行详细的说明。像素电路在实现发光的过程中包括三个阶段，其分别是p1阶段、p2阶段和p3阶段，而在不同的工作阶段，像素电路中各个晶体管相应地开启或断开，以实现复位、数据写入、阈值补偿、发光控制的功能。以下对像素电路的p1阶段、p2阶段和p3阶段进行详细说明。
[0076]
p1初始化阶段：前一级扫描信号scan[n-1]变为高电平，控制初始化晶体管m7处于导通状态；导通的初始化晶体管m7将初始化电压vinit提供给第二存储电容c2的第一端和pam驱动晶体管m2的控制端，则pam驱动晶体管m2的控制端的电压vg＝vinit，pam驱动晶体管m2被预开启；第二存储电容c2的第二端被充电到vinit，此时第二存储电容c2两端的电压为vc2＝vdd-vinit。由于本级扫描信号scan[n]、后一级扫描信号scan[n+1]和后两级发光控制信号em[n+2]为低电平，像素电路的其他晶体管均处于截止状态。
[0077]
p2编程及补偿阶段：本级扫描信号scan[n]变为高电平，控制第一参考晶体管m5、第二参考晶体管m6、阈值补偿晶体管m8处于导通状态，导通的第一参考晶体管m5将低电压vss提供给第一存储电容c1的第一端，第一存储电容c1的第二端被充电到vss，此时第一存储电容c1两端的电压为vc1＝vdd-vss；导通的第二参考晶体管m6将参考电压vref提供给pam驱动晶体管m2的第二端，导通的阈值补偿晶体管m8将pam驱动晶体管的控制端和第一通路端短接，使pam驱动晶体管m2形成二极管电连接结构，因此pam驱动晶体管m2也处于导通状态；相对于第二存储电容c2两端的电压为vc2＝vdd-vinit而言，上述参考电压vref电压较低。因此，第二存储电容c2中存储的电荷通过导通的pam驱动晶体管m2和导通的阈值补偿晶体管m8进行放电，使得pam驱动晶体管m2的控制端的电位不断上升，直到pam驱动晶体管m2的控制端和第二通路端的电压vgs-vth＝0时，vth为pam驱动晶体管m2的阈值电压，该pam驱动晶体管m2截止，上述第二存储电容c2停止放电。此时，该pam驱动晶体管m2的控制端的
电压为vg＝vref+vth。此时第二存储电容c2存储的电压为vc2＝vdd-(vref+vth)。
[0078]
在p2阶段，由于前一级扫描信号scan[n-1]、后一级scan[n+1]和发光控制信号em[n+2]为低电平，像素电路的其他晶体管均处于截止状态。
[0079]
p3发光阶段：在p3发光阶段前期，后一级扫描信号scan[n+1]变为高电平，控制数据输入晶体管m3处于导通状态，导通的数据输入晶体管m3将数据电压vdata提供给pwm驱动晶体管m4的控制端，控制pwm驱动晶体管m4处于导通状态，导通的pwm驱动晶体管m4将电源电压vdd提供给pam驱动晶体管m2的第一通路端，此时第一存储电容c1两端的电压为vc1＝vdd-vdata；第二存储电容c2内存储的电压被施加到pam驱动晶体管m2的控制端，使pam驱动晶体管m2导通，发光控制信号em[n+2]也变为高电平，控制发光控制晶体管m1导通，导通的发光控制晶体管m1将pam驱动晶体管m2的第二通路端与微型发光二极管mled的阳极导通。在此情况下，发光控制晶体管m1导通，，pam驱动晶体管m2的栅源电压vgs为vref+vth-(v
led
+vss)。此时，pam驱动晶体管m2工作在饱和状态，全局高电平vdd端与第一低电平vss端之间的电流通路导通，
[0080]
流过微型发光二极管mled的发光电流i为：
[0081]imled
＝0.5(w/l)μ
effcox
(vgs-vth)2[0082]
＝0.5(w/l)μ
effcox
(vref+vth-v
led-vss-vth)2[0083]
＝0.5(w/l)μ
effcox
(vref-v
led-vss)2，
[0084]
同时，流过微型发光二极管mled的发光电流i与两端电压满足i-v特性曲线关系：i
mled
＝f(v
led
)，其中，w是沟道宽度，l是沟道长度，μ
eff
是载流子迁移率，c
ox
是栅电极(控制端)与导电沟道之间的电容，v
led
是在恒定驱动电流下mled两端的电压差。
[0085]
从而流过微型发光二极管mled的发光电流i可以被唯一确定，通过调节参考电压vref和第一低电平vss的值可以使得微型发光二极管mled工作在合适的i-v区间。其中，微型发光二极管mled与pwm驱动晶体管形成了一个源极负反馈的结构，该结构可以有效的抵抗pwm驱动晶体管阈值电压的漂移。由此可见，该微型发光二极管像素电路流经微型发光二极管mled的发光电流与pam驱动晶体管m2的阈值电压无关，故实现了对阈值电压漂移特性的补偿，一定程度上消除了阈值电压漂移对微型发光二极管mled的发光电流的影响。
[0086]
在p3发光阶段后期，栅极扫描信号scan[n+1]变为低电平，控制数据输入晶体管m3处于截止状态，第一存储电容c1内存储的电压被施加到pwm驱动晶体管m4的控制端，使pwm驱动晶体管m4继续保持导通状态，发光控制信号em[n+2]也仍为高电平，控制发光控制晶体管m1继续导通，维持微型发光二极管mled发光。
[0087]
本发明实施例中提供的像素电路将pam模块和pwm模块集成在一起，实现了对阈值电压漂移的补偿以及数字pwm子帧发光。
[0088]
需要说明的是，上述各个晶体管均为n型晶体管；基于同样原理将电路连接略加变换后也可以适用于p型晶体管。此外，上述各个晶体管的控制端为栅极，第一通路端可以为源极，第二通路端可以为漏极；或者，第一通路端为漏极，第二通路端为源极。
[0089]
本发明还提供一种主动发光型有源显示器，包括如上所述的栅极驱动电路和像素电路。栅极驱动电路和像素电路在所述主动发光型有源显示器中的级联框图如图8所示。
[0090]
栅极驱动电路包括移位寄存器模块和驱动模块，移位寄存器模块和驱动模块之间通过级传信号输出控制端qa和编程信号控制端qc相连，所述驱动模块包括如上所述的扫描
信号产生模块和发光控制信号产生模块，所述驱动模块用于将本级产生的扫描信号输出至前一级像素电路、本级像素电路和后一级像素电路中，以完成对二维像素矩阵的逐行扫描；所述驱动模块还用于将本级产生的发光控制信号输出至后两级的像素电路中，以完成对二维像素矩阵的发光控制。
[0091]
本发明实施例提供的主动发光型有源显示器将移位寄存器模块、扫描信号产生模块和发光控制信号产生模块集成在一级栅极驱动电路中，使扫描信号和发光控制信号与级传信号同步并行产生，同时使发光控制信号的脉宽可以实现编程，与像素电路配合以实现数字pwm子帧发光，减小了主动发光型有源显示器的电路版图所占面积，利于窄边框显示面板的实现。
[0092]
在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语的具体含义。
[0093]
术语“第一”、“第二”、“第三”等仅仅是为了区别属性类似的元件，而不是指示或暗示相对的重要性或者特定的顺序。术语“包括”、“包含”或者其任何其他变体，意在涵盖非排他性的包含，除了包含所列的那些要素，而且还可包含没有明确列出的其他要素。
[0094]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种栅极驱动电路，其特征在于，包括级联的移位寄存器模块以及与所述移位寄存器模块连接的驱动模块，其中所述驱动模块包括扫描信号产生模块和发光控制信号产生模块；所述移位寄存器模块包括级传信号输出控制端和编程信号控制端，所述移位寄存器模块用于在时钟信号的控制下产生级传信号，并对所述级传信号输出控制端的电平和编程信号控制端的电平进行编程控制；所述扫描信号产生模块与所述级传信号输出控制端和编程信号控制端连接，用于在所述级传信号输出控制端的电平和编程信号控制端的电平的控制下输出扫描信号；所述发光控制信号产生模块与所述级传信号输出控制端连接，用于在所述级传信号输出控制端的电平的控制下输出发光控制信号。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器模块包括第一预充电单元、本级级传信号输出单元、编程单元和第一下拉单元；所述第一预充电单元用于在前一级级传信号的控制下对所述级传信号输出控制端进行充电；所述本级级传信号输出单元用于在所述级传信号输出控制端的电平的控制下输出本级级传信号；所述编程单元用于通过输入的前一级级传信号的脉冲个数对所述编程信号控制端的电平的下拉时刻和上拉时刻进行编程；所述第一下拉单元用于在所述编程信号控制端的电平的控制下将所述级传信号输出控制端的电平下拉至第一低电平，并将输出的所述本级级传信号复位至第二低电平，其中所述第一低电平的电平值大于所述第二低电平的电平值。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一预充电单元包括第一预充电控制晶体管和第一自举电容；所述第一预充电控制晶体管的控制端与所述第一预充电控制晶体管的第一通路端连接并接入所述前一级级传信号，所述第一预充电控制晶体管的第二通路端与所述第一自举电容的第一端连接形成所述级传信号输出控制端；所述第一自举电容的第二端与所述本级级传信号输出单元和所述第一下拉单元连接；所述本级级传信号输出单元包括本级级传信号输出晶体管；所述本级级传信号输出晶体管的控制端与所述级传信号输出控制端连接，所述本级级传信号输出晶体管的第一通路端接入第一时钟信号，所述本级级传信号输出晶体管的第二通路端与所述第一自举电容的第二端连接并输出本级级传信号。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述编程单元包括第一编程控制晶体管、第二编程控制晶体管、第三编程控制晶体管、第四编程控制晶体管、复位控制晶体管和第二电容；所述第一编程控制晶体管的控制端接入后一级级传信号，所述第一编程控制晶体管的第一通路端与所述第四编程控制晶体管的控制端连接并接入第二时钟信号，所述第一编程控制晶体管的第二通路端与所述第二编程控制晶体管的控制端和所述第二编程控制晶体管的第一通路端连接；所述第二编程控制晶体管的第二通路端与所述第四编程控制晶体管的第一通路端和所述第三编程控制晶体管的第一通路端连接；
所述第三编程控制晶体管的控制端接入所述前一级级传信号，所述第三编程控制晶体管的第二通路端与所述第二电容的第二端连接并接入第二低电平；所述第四编程控制晶体管的第二通路端与所述第二电容的第一端连接形成所述编程信号控制端；所述复位控制晶体管的控制端接入复位信号，所述复位控制晶体管的第一通路端接入全局高电平，所述复位控制晶体管的第二通路端与所述编程信号控制端连接。5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉单元包括第一下拉晶体管和第二下拉晶体管；所述第一下拉晶体管的控制端与所述编程信号控制端连接，所述第一下拉晶体管的第一通路端与所述级传信号输出控制端连接，所述第一下拉晶体管的第二通路端接入所述第一低电平；所述第二下拉晶体管的控制端也与所述编程信号控制端连接，所述第二下拉晶体管的第一通路端与所述第一自举电容的第二端和所述本级级传信号输出晶体管的第二通路端连接，所述第二下拉晶体管的第二通路端接入所述第二低电平。6.根据权利要求5所述的栅极驱动电路，其特征在于，所述扫描信号产生模块包括第二预充电单元、本级扫描信号输出单元、第二下拉单元和维持单元；所述第二预充电单元用于在前一级扫描信号的控制下对扫描信号输出控制端进行充电；所述本级扫描信号输出单元用于在所述扫描信号输出控制端的电平的控制下输出本级扫描信号；所述第二下拉单元用于在后一级扫描信号的控制下将所述扫描信号输出控制端的电平信号和输出的所述本级扫描信号下拉至第一低电平，以使本级扫描信号输出单个正极性脉冲；所述维持单元用于在所述编程信号控制端的电平的控制下将所述扫描信号输出控制端的电平和输出的所述本级扫描信号维持在第一低电平。7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二预充电单元包括第二预充电控制晶体管和第三自举电容；所述第二预充电控制晶体管的控制端接入所述前一级扫描信号，所述第二预充电控制晶体管的第一通路端与所述级传信号输出控制端连接，所述第二预充电控制晶体管的第二通路端与所述第三自举电容的第一端连接形成所述扫描信号输出控制端；所述第三自举电容的第二端与所述本级扫描信号输出单元、第二下拉单元和维持单元连接；所述本级扫描信号输出单元包括本级扫描信号输出晶体管；所述本级扫描信号输出晶体管的控制端与所述扫描信号输出控制端连接，所述本级扫描信号输出晶体管的第一通路端接入第三时钟信号，所述本级扫描信号输出晶体管的第二通路端与所述第三自举电容的第二端连接并输出本级扫描信号；所述维持单元包括第三下拉晶体管和第四下拉晶体管；所述第三下拉晶体管的控制端与所述第四下拉晶体管的控制端连接并与所述编程信号控制端连接，所述第三下拉晶体管的第一通路端与所述扫描信号输出控制端连接，所述第三下拉晶体管的第二通路端与所述第四下拉晶体管的第二通路端连接并接入第一低电平信号；所述第四下拉晶体管的第一通
路端与所述第三自举电容的第二端和所述本级扫描信号输出晶体管的第二通路端连接；所述下拉单元包括第五下拉晶体管和第六下拉晶体管；所述第五下拉晶体管的控制端与所述第六下拉晶体管的控制端连接并接入所述后一级扫描信号，所述第五下拉晶体管的第一通路端与所述第三自举电容的第二端和所述本级扫描信号输出晶体管的第二通路端连接，所述第五下拉晶体管的第二通路端与所述第六下拉晶体管的第二通路端连接并接入第一低电平信号；所述第六下拉晶体管的第一通路端与所述扫描信号输出控制端连接。8.根据权利要求7所述的栅极驱动电路，其特征在于，所述发光控制信号产生模块包括第一级反相器和第二级反相器，所述第一级反相器包括第一输入晶体管和第一控制晶体管，所述第一级反相器包括第二输入晶体管、第二控制晶体管、第一发光控制信号输出晶体管和第二发光控制信号输出晶体管；所述第一输入晶体管的控制端与所述级传信号输出控制端连接，所述第一输入晶体管的第一通路端与所述第一控制晶体管的第二通路端、所述第二输入晶体管的控制端、所述第一发光控制信号输出晶体管的控制端连接，所述第一输入晶体管的第二通路端接入第二低电平信号；所述第二输入晶体管的第一通路端与所述第二控制晶体管的第二通路端和第二发光控制信号输出晶体管的控制端连接，所述第二输入晶体管的第二通路端与所述第一发光控制信号输出晶体管的第二通路端连接并接入第一低电平；所述第一控制晶体管的控制端与所述第一控制晶体管的第一通路端连接并接入所述全局高电平；所述第二控制晶体管的控制端与所述第二控制晶体管的第一通路端连接并接入所述全局高电平；所述第一发光控制信号输出晶体管的第一通路端与所述第二发光控制信号输出晶体管的第二通路端连接并输出本级发光控制信号；所述第二发光控制信号输出晶体管的第一通路端接入所述全局高电平。9.一种像素电路，其特征在于，用于接收如权利要求1至8任一项所述的栅极驱动电路输出的扫描信号和发光控制信号，以进行像素电路的发光控制；所述像素电路包括数据输入晶体管、第一参考晶体管、第一存储电容、第二存储电容、pwm驱动晶体管、发光控制晶体管、pam驱动晶体管、第二参考晶体管、初始化晶体管、阈值补偿晶体管和微型发光二极管；所述数据输入晶体管的控制端接入后一级扫描信号，所述数据输入晶体管的第一通路端接入数据电压，所述数据输入晶体管的第二通路端与所述第一参考晶体管的第二通路端、所述第一存储电容的第二端、以及所述pwm驱动晶体管的控制端连接；所述第一参考晶体管的控制端接入本级扫描信号，所述第一参考晶体管的第一通路端接入第一低电平；所述第一存储电容的第一端与所述pwm驱动晶体管的第一通路端和所述第二存储电容的第一端连接并接入全局高电平；所述发光控制晶体管的控制端接入后两级发光控制信号，所述发光控制晶体管的第一通路端与所述第二参考晶体管的第二通路端和所述pam驱动晶体管的第二通路端连接，所述发光控制晶体管的第二通路端与所述微型发光二极管的阳极连接；所述pam驱动晶体管的控制端与所述初始化晶体管的第一通路端和所述阈值补偿晶体
管的第二通路端连接，所述pam驱动晶体管的第一通路端与所述阈值补偿晶体管的第一通路端连接；所述第二参考晶体管的控制端接入本级扫描信号，所述第二参考晶体管的第一通路端接入参考电压；所述初始化晶体管的控制端接入前级扫描信号，所述初始化晶体管的第二通路端接入初始化电压；所述阈值补偿晶体管的控制端接入本级扫描信号，所述阈值补偿晶体管的第一通路端与所述pwm驱动晶体管的第二通路端连接，所述阈值补偿晶体管的第二通路端与所述第二存储电容的第二端连接；所述微型发光二极管的阴极接入所述第一低电平。10.一种主动发光型有源显示器，其特征在于，包括如权利要求1至8任一项所述的栅极驱动电路和如权利要求9所述的像素电路。

技术总结
本发明公开了一种栅极驱动电路、像素电路和主动发光型有源显示器，其中栅极驱动电路包括级联的移位寄存器模块以及与移位寄存器模块连接的驱动模块，其中驱动模块包括扫描信号产生模块和发光控制信号产生模块；移位寄存器模块用于在时钟信号的控制下产生级传信号，并对级传信号输出控制端的电平和编程信号控制端的电平进行编程控制；扫描信号产生模块用于在级传信号输出控制端的电平和编程信号控制端的电平的控制下输出扫描信号；发光控制信号产生模块用于在级传信号输出控制端的电平的控制下输出发光控制信号。本发明提供的栅极驱动电路可以在一级栅极驱动电路中同时输出可编程的扫描信号和发光控制信号，与像素电路配合以实现数字PWM子帧发光。合以实现数字PWM子帧发光。合以实现数字PWM子帧发光。


技术研发人员：张盛东 朱宇轩 廖聪维 郑欣 邹忠飞 钟德镇
受保护的技术使用者：北京大学深圳研究生院
技术研发日：2023.04.10
技术公布日：2023/7/22