半导体装置及包括其的电子系统的制作方法

半导体装置及包括其的电子系统
1.相关申请的交叉引用
2.本技术要求于2022年1月17日在韩国知识产权局提交的韩国专利申请no.10-2022-0006435的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
3.本公开涉及一种三维半导体存储器装置和包括其的电子系统。


背景技术：

4.可需要能够存储大量数据的半导体装置作为电子系统的一部分。
5.因此，进行研究以增大半导体装置的数据存储容量。例如，可提出具有三维布置的存储器单元而非二维布置的存储器单元的半导体装置。


技术实现要素：

6.本发明构思的实施例提供了一种具有提高的可靠性的三维半导体存储器装置。
7.本发明构思的实施例提供了一种制造具有提高的可靠性的三维半导体存储器装置的方法。
8.根据本发明构思的实施例，一种半导体装置可包括：衬底；所述衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且连接至所述衬底；导电焊盘，其在所述竖直沟道结构的上部中；所述单元阵列结构上的层间绝缘层；位线，其在所述单元阵列结构上并且电连接至所述导电焊盘；以及第一应力释放层，其在所述层间绝缘层的顶表面上位于所述单元阵列结构与所述位线之间。所述第一应力释放层可包括有机硅聚合物，并且所述第一应力释放层的碳浓度可高于所述层间绝缘层的碳浓度。
9.根据本发明构思的实施例，一种半导体装置可包括：衬底；第一堆叠件，其包括堆叠在所述衬底上并且彼此间隔开的多个第一电极；第二堆叠件，其包括堆叠在所述第一堆叠件上并且彼此间隔开的多个第二电极；第一应力释放层，其在所述第一堆叠件与所述第二堆叠件之间；以及竖直沟道结构，其穿过所述第一堆叠件、所述第二堆叠件和所述第一应力释放层，并且连接至所述衬底。所述第一应力释放层可包括有机硅聚合物，所述第一应力释放层可包含碳(c)、氢(h)、硅(si)和氧(o)。所述第一应力释放层的碳浓度可为约20at％至40at％或在20at％至40at％范围内，所述第一应力释放层的硅浓度为约3at％至16at％或在3at％至16at％范围内，并且所述第一应力释放层的氧浓度为约3at％至16at％或在3at％至16at％范围内。
10.根据本发明构思的实施例，一种电子系统可包括：半导体装置，其包括电连接至外围电路的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接至所述半导体装置，并且被配置为控制所述半导体装置。所述半导体装置可包括：下水平层，其包括第一衬底和所述第一衬底上的所述外围电路；以及所述下水平层上的上水平层。所述上水平层可
包括：所述下水平层上的第二衬底；所述第二衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构，并且连接至所述第二衬底；所述单元阵列结构上的层间绝缘层；以及应力释放层，其设置在所述单元阵列结构上且在所述层间绝缘层的顶表面上。所述应力释放层可包括有机硅聚合物，并且所述应力释放层的密度可低于所述层间绝缘层的密度。
11.根据本发明构思的实施例，一种制造半导体装置的方法可包括：在衬底上交替地堆叠绝缘层和牺牲层，以形成模制层；在模制层上形成应力释放层，应力释放层包括有机硅聚合物；在应力释放层上形成硬掩模层；利用光刻处理图案化硬掩模层；以及利用硬掩模层作为蚀刻掩模各向异性地蚀刻模制层。应力释放层可配置为释放或减小通过硬掩模层施加的应力。
附图说明
12.图1a、图1b、图1c和图1d是示出根据比较示例的蚀刻模制层的方法的截面图。
13.图2a、图2b、图2c和图2d是示出根据本发明构思的实施例的蚀刻模制层的方法的截面图。
14.图3是示出图2b的部分m的放大结构的概念图。
15.图4是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的图。
16.图5是示出包括根据本发明构思的实施例的半导体装置的电子系统的透视图。
17.图6和图7是示意性地示出根据本发明构思的示例实施例的半导体封装件的截面图。
18.图8是示出根据本发明构思的实施例的半导体装置的平面图。
19.图9a是沿图8的线i-i'截取的截面图。
20.图9b是沿图8的线i i-i i'截取的截面图。
21.图10a、图11a、图12a、图13a、图14a、图15a、图16a和图17a是沿图8的线i-i'截取的截面图，以示出根据本发明构思的实施例的制造半导体装置的方法。
22.图10b、图11b、图12b、图13b、图14b、图15b、图16b和图17b是沿图8的线i i-i i'截取的截面图，以示出根据本发明构思的实施例的制造半导体装置的方法。
23.图18是沿着图8的线i-i'截取的截面图，以示出根据本发明构思的实施例的半导体装置。
具体实施方式
24.图1a至图1d是示出根据比较示例的蚀刻模制层的方法的截面图。本文中描述为“连接”的元件可电连接和/或物理连接。当元件被描述为直接位于彼此上或直接接触彼此时，不存在中间元件。
25.参照图1a，可在衬底sub上形成模制层mo。衬底sub可为半导体衬底(例如，硅晶圆)。模制层mo可为包括交替地堆叠的至少两个不同层的结构。例如，模制层mo可为其中交替地堆叠有氧化硅层和氮化硅层的堆叠件。模制层mo可形成在衬底sub的顶表面上。
26.可在衬底sub的底表面上形成应力层stl。由于应力层stl，可将第一应力str1施加
在衬底sub上。术语“第一”、“第二”等可在本文中仅用于将一个元件或属性与另一个元件或属性区分。第一应力str1可为拉应力或压应力。在实施例中，第一应力str1可为拉应力。由于施加在衬底sub上的第一应力str1，衬底sub和模制层mo可弯曲。
27.在实施例中，应力层stl可由基于硅的绝缘层形成或包括基于硅的绝缘层。例如，应力层stl可包括氧化硅层、氮化硅层或氧氮化硅层。通过调整沉积应力层stl的处理，可增大应力层stl的第一应力str1。
28.参照图1b，可在模制层mo上形成硬掩模层hml。硬掩模层hml可为用于蚀刻模制层mo的蚀刻掩模。硬掩模层hml可具有相对大的厚度。在实施例中，硬掩模层hml可包括非晶碳层。
29.硬掩模层hml可对邻近元件施加相对大的应力。例如，硬掩模层hml可对衬底sub施加第二应力str2。第二应力str2可为拉应力或压应力。在实施例中，第二应力str2可为拉应力。
30.同时，来自应力层stl的第一应力str1可施加至衬底sub的底表面上，并且来自硬掩模层hml的第二应力str2可施加至衬底sub的顶表面上。第一应力str1和第二应力str2二者可为拉应力。在这种情况下，施加在衬底sub的底表面上的第一应力str1可有效地消除施加在衬底sub的顶表面上的第二应力str2。结果，衬底sub可保持在其原始平坦形状而没有诸如翘曲的变形问题。
31.参照图1c，可通过光刻处理图案化硬掩模层hml。然后，可利用图案化的硬掩模层hml作为蚀刻掩模图案化模制层mo。
32.在衬底sub具有翘曲问题的情况下，光刻处理中的准确性会降低。此外，为了蚀刻厚度大的模制层mo，可有必要在图案化(即，蚀刻)模制层mo的处理中增大蚀刻深度。如果衬底sub具有翘曲问题，深度蚀刻模制层mo的处理可能不按照期望方式执行。
33.在根据比较示例的蚀刻模制层mo的方法中，为了补偿高应力的硬掩模层hml导致的衬底sub的翘曲问题，可在硬掩模层hml的相对侧上形成高应力的应力层stl。因此，可解决上述光刻处理的精度问题。
34.参照图1d，可以选择性地去除硬掩模层hml。作为去除硬掩模层hml的结果，应力层stl可保留或残留在衬底sub的底表面上。衬底sub可被应力层stl(或者由于应力层stl施加的应力)再次弯曲。
35.在比较示例中，由于应力层stl的残留导致衬底sub的弯曲问题，因此在蚀刻模制层mo之后执行的处理中会发生额外的处理故障。此外，先前参照图1c描述的模制层mo的蚀刻处理可包括利用高功率等离子体的各向异性蚀刻处理。在等离子体蚀刻处理期间，可有必要向衬底sub施加地电压。然而，由于衬底sub的底表面上的应力层stl，可能难以均匀地将地电压施加至衬底sub。在这种情况下，正电荷会积累在衬底sub上，并且这会导致诸如电弧的处理故障。
36.图2a至图2d是示出根据本发明构思的实施例的蚀刻模制层的方法的截面图。图3是示出图2b的部分m的放大结构的概念图。
37.参照图2a，模制层mo可形成在衬底sub上。衬底sub和模制层mo可与参照图1a描述的那些相同或相似。可在模制层mo上形成应力释放层fsl。
38.应力释放层fsl可由有机硅聚合物形成或包括有机硅聚合物。应力释放层fsl包括
基于-si-o的硅氧烷单元的聚合物。硅氧烷单元或硅氧烷基团可形成有机硅聚合物的聚硅酮的主链。例如，应力释放层fsl可由至少一种基于聚硅氧烷的聚合物形成或包括至少一种基于聚硅氧烷的聚合物。
39.在实施例中，应力释放层fsl可包括至少一种聚合物，它们中的每一个通过以下化学式1表示。
40.[化学式1]
[0041][0042]
其中r1和r2各自独立地为氢、具有1至5个碳原子的烷基、具有2至6个碳原子的烯基、具有2至6个碳原子的炔基、具有1至5个碳原子的烷氧基、具有6至10个碳原子的芳基、巯基、具有1至5个碳原子的巯烷基、具有1至5个碳原子的氟烷基、或者具有1至5个碳原子的氨烷基。这里，n是100与10,000之间的整数。
[0043]
在另一实施例中，应力释放层fsl可包括至少一种聚合物，它们中的每一个通过以下化学式2表示。
[0044]
[化学式2]
[0045][0046]
其中r3和r4各自独立地为氢、具有1至5个碳原子的烷基、具有2至6个碳原子的烯基、具有2至6个碳原子的炔基、具有1至5个碳原子的烷氧基、具有6至10个碳原子的芳基、巯基、具有1至5个碳原子的巯烷基、具有1至5个碳原子的氟烷基或者具有1至5个碳原子的氨烷基。这里，m是100与10,000之间的整数。
[0047]
在其它实施例中，应力释放层fsl的聚合物可为不仅包含化学式1的单元还包含化学式2的单元的共聚物。
[0048]
在又一实施例中，应力释放层fsl可包括化学式1的第一聚合物和化学式2的第二聚合物。换句话说，应力释放层fsl可为第一聚合物和第二聚合物的混合物。
[0049]
在实施例中，应力释放层fsl的有机硅聚合物可形成链。在有机硅聚合物形成链的情况下，应力释放层fsl可具有改善的可流动特性。
[0050]
在实施例中，应力释放层fsl的有机硅聚合物可包括聚二甲基硅氧烷、聚乙烯硅氧烷、聚硅氮烷、包含巯基(-sh)的聚硅氧烷或包含氟基(-f)的聚硅氧烷。由于应力释放层fsl包含有机硅聚合物，因此应力释放层fsl可包含氢(h)、碳(c)、硅(si)和氧(o)。应力释放层fsl还可包含氮(n)、硫(s)或氟(f)中的至少一种。
[0051]
在实施例中，碳(c)原子的含量或原子分数(即，原子比)可在应力释放层fsl中最高。在应力释放层fsl中，硅(si)原子的原子分数可低于碳(c)原子的原子分数。在应力释放层fsl中，氧(o)原子的原子分数可低于碳(c)原子的原子分数。在应力释放层fsl中，硅(si)
原子的原子分数可类似于氧(o)原子的原子分数。
[0052]
例如，在应力释放层fsl中，碳(c)的浓度可在约20at％(原子百分比)至40at％的范围内，硅(si)的浓度可在约3at％至16at％的范围内，氧(o)的浓度可在约3at％至16at％的范围内。应力释放层fsl的除碳(c)、硅(si)和氧(o)原子之外的其余元素可为氢(h)原子。如上所述，应力释放层fsl还可包含氮(n)、硫(s)和氟(f)中的至少一种。在应力释放层fsl中，额外元素(即，氮(n)、硫(s)或氟(f))的浓度可低于硅(si)或氧(o)的浓度。
[0053]
由于有机硅聚合物的链，应力释放层fsl可具有可流动特性。这是因为，如果聚合物形成链，则聚合物彼此不固定并且不接合，并且聚合物可自由运动。应力释放层fsl可具有多孔结构，其包括聚合物的链和聚合物之间的空隙。因此，应力释放层fsl可具有相对低的密度。作为示例，应力释放层fsl的密度可低于模制层mo的密度。
[0054]
同时，额外层可不形成在衬底sub的底表面上。换句话说，衬底sub的底表面可被暴露或其上没有额外层。
[0055]
参照图2b，硬掩模层hml可形成在应力释放层fsl上。硬掩模层hml可设置为与图1b的硬掩模层hml具有相同或相似的特征。
[0056]
硬掩模层hml可对应力释放层fsl施加第二应力str2。因此，应力释放层fsl的上部可通过第二应力str2具有第一应变srn。
[0057]
同时，由于应力释放层fsl具有可流动特性，可有效地释放第二应力str2，并且可在应力释放层fsl的下部中发生第三应力str3。第三应力str3可显著小于第二应力str2。
[0058]
通过硬掩模层hml产生的第二应力str2可通过应力释放层fsl有效地释放，因此，相对小的第三应力str3可被施加在衬底sub上。由于小的应力施加在衬底sub上，因此衬底sub可不变形，并且可保持为其原始平坦形状。
[0059]
将参照图3更详细地描述应力释放层fsl的应力减小机制。应力释放层fsl可包括被提供以形成链的聚合物plm。由于聚合物plm的链，聚合物plm可在平行于模制层mo的顶表面的方向上更容易移动。应力释放层fsl可具有软特性或可流动特性而不是硬特性。应力释放层fsl可抵抗外部应力而自适应或流体地变形。换句话说，应力释放层fsl可具有抗外部应力的高应变或应变抗力。
[0060]
在实施例中，应力释放层fsl的与硬掩模层hml接触的上部可通过第二应力str2在平行于模制层mo的顶表面的方向上伸展。因此，应力释放层fsl的上部可根据描述具有第一应变srn。
[0061]
应力释放层fsl的与模制层mo接触的下部可通过相对小的第三应力str3几乎不伸展或轻微伸展。应力释放层fsl的下部可具有小于第一应变srn的第二应变。由于在模制层mo上基本不施加任何应力，因此模制层mo和其下方的衬底sub可不弯曲，并且可保持它们的原始形状。
[0062]
参照图2c，可通过光刻处理图案化硬掩模层hml。可利用图案化的硬掩模层hml作为蚀刻掩模图案化应力释放层fsl和模制层mo。在根据当前实施例蚀刻模制层mo的方法中，应力释放层fsl可用于减小或防止在衬底sub中发生翘曲问题。因此，可提高光刻处理的精度。
[0063]
参照图2d，可以选择性地去除硬掩模层hml。在当前实施例中，由于省略了图1d的应力层stl，因此即使去除硬掩模层hml时衬底sub也可不弯曲。因此，可减少或防止后续处
理中的处理故障。
[0064]
在当前实施例中，衬底sub的底表面(与其上具有模制层mo和应力释放层fsl的顶表面相对)可不被应力层stl覆盖(例如，可没有应力层stl)，并且可暴露于外部。因此，在模制层mo的蚀刻处理期间，可将地电压均匀地施加至衬底sub，因此，可减少或防止诸如电弧问题的处理故障。
[0065]
图4是示意性地示出根据本发明构思的实施例的包括半导体装置的电子系统的图。
[0066]
参照图4，根据本发明构思的实施例的电子系统1000可包括半导体装置1100和电连接至半导体装置1100的控制器1200。电子系统1000可为包括一个或多个半导体装置1100的储存装置或包括储存装置的电子装置。例如，电子系统1000可为其中设置有至少一个半导体装置1100的固态驱动(ssd)装置、通用串行总线(usb)、计算系统、医疗系统或通信系统。
[0067]
半导体装置1100可为非易失性存储器装置(例如，nand闪速存储器装置)。半导体装置1100可包括第一结构1100f和第一结构1100f上的第二结构1100s。在实施例中，第一结构1100f可设置在第二结构1100s旁边。第一结构1100f可为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可为包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及位线bl与公共源极线csl之间的存储器单元串cstr的存储器单元结构。
[0068]
在第二结构1100s中，存储器单元串cstr可构成三维存储器单元结构。存储器单元串cstr中的每一个可竖直地延伸。存储器单元串cstr中的每一个可包括邻近于公共源极线csl的下晶体管lt1和lt2、邻近于位线bl的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2和上晶体管ut1和ut2之间的多个存储器单元晶体管mct。根据实施例，下晶体管lt1和lt2的数量和上晶体管ut1和ut2的数量可变化。
[0069]
在实施例中，上晶体管ut1和ut2可包括至少一个串选择晶体管，并且下晶体管lt1和lt2可包括至少一个地选择晶体管。栅极下线ll1和ll2可分别用作下晶体管lt1和lt2的栅电极。字线wl可分别用作存储器单元晶体管mct的栅电极，栅极上线ul1和ul2可分别用作上晶体管ut1和ut2的栅电极。
[0070]
在实施例中，下晶体管lt1和lt2可包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可用于利用栅致漏极泄漏(gidl)现象擦除存储在存储器单元晶体管mct中的数据的擦除操作。
[0071]
公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl、以及第一栅极上线ul1和第二栅极上线ul2可通过从第一结构1100f延伸至第二结构1100s中的第一连接线1115电连接至解码器电路1110。位线bl可通过从第一结构1100f延伸至第二结构1100s的第二连接线1125电连接至页缓冲器1120。
[0072]
在第一结构1100f中，解码器电路1110和页缓冲器1120可配置为对存储器单元晶体管mct中的至少选择的一个执行控制操作。解码器电路1110和页缓冲器1120可被逻辑电路1130控制。电子系统1000可通过电连接至逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100f延伸至第二结构1100s的输入/输出
连接线1135电连接至逻辑电路1130。
[0073]
控制器1200可包括处理器1210、nand控制器1220和主机接口1230。在实施例中，电子系统1000可包括多个半导体装置1100，在这种情况下，控制器1200可控制半导体装置1100。
[0074]
处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可基于特定固件操作，并且可控制nand控制器1220访问半导体装置1100。nand控制器1220可包括用于与半导体装置1100通信的nand接口1221。nand接口1221可配置为发送和接收用于控制半导体装置1100的控制命令、写入半导体装置1100的存储器单元晶体管mct中或从半导体装置1100的存储器单元晶体管mct中读取的数据等。主机接口1230可配置为允许电子系统1000与外部主机之间的通信。当处理器1210通过主机接口1230接收从外部主机发送的控制命令时，处理器1210可响应于控制命令控制半导体装置1100。
[0075]
图5是示意性地示出根据本发明构思的实施例的包括半导体装置的电子系统的透视图。
[0076]
参照图5，根据本发明构思的实施例的电子系统2000可包括主衬底2001和安装在主衬底2001上的控制器2002、至少一个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可通过形成在主衬底2001中的互连图案2005连接至控制器2002。
[0077]
主衬底2001可包括具有耦接至外部主机的多个引脚的连接器2006。在连接器2006中，引脚的数量和布置可根据电子系统2000与外部主机之间的通信接口改变。在实施例中，电子系统2000可根据诸如通用串行总线(usb)、快速外围组件互连(pci-express)、串行高级技术附件(sata)、通用闪速存储(ufs)m-phy等的接口之一与外部主机通信。在实施例中，电子系统2000可被通过连接器2006从外部主机供应的电力驱动。电子系统2000还可包括被配置为将从外部主机供应的电力分配至控制器2002和半导体封装件2003的功率管理集成电路(pmic)。
[0078]
控制器2002可配置为控制对半导体封装件2003的写或读操作，并且提高电子系统2000的操作速度。
[0079]
dram 2004可为缓解用作数据储存装置的半导体封装件2003与外部主机之间的速度差导致的技术困难的缓冲存储器。在实施例中，电子系统2000中的dram 2004可用作高速缓冲存储器，并且可用作被配置为在对半导体封装件2003的控制操作期间临时存储数据的储存空间。在电子系统2000包括dram 2004的情况下，除用于控制半导体封装件2003的nand控制器之外，控制器2002还可包括用于控制dram 2004的dram控制器。
[0080]
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装衬底2100、封装衬底2100上的半导体芯片2200、设置在半导体芯片2200的相应底表面上的粘合层2300、将半导体芯片2200电连接至封装衬底2100的连接结构2400以及设置在封装衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。“覆盖”或正在“覆盖”另一元件的元件可在该另一元件上延伸而不需要完全覆盖该另一元件。
[0081]
封装衬底2100可为包括封装上焊盘2130的印刷电路板。半导体芯片2200中的每一个可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图4的输入/输出焊盘1101。半
导体芯片2200中的每一个可包括栅极堆叠件3210和竖直沟道结构3220。半导体芯片2200中的每一个可包括下面将描述的根据本发明构思的实施例的半导体装置。
[0082]
在实施例中，连接结构2400可为设置为将输入/输出焊盘2210电连接至封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可按照接合线方式彼此电连接，并且可电连接至封装衬底2100的封装上焊盘2130。可替换地，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括硅通孔(tsv)的连接结构而非以接合线形式设置的连接结构2400彼此电连接。
[0083]
在实施例中，控制器2002和半导体芯片2200可被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可安装在不同于主衬底2001的额外的插入件衬底上，并且可通过设置在插入件衬底中的互连线彼此连接。
[0084]
图6和图7是截面图，它们中的每一个示意性地示出了根据本发明构思的实施例的半导体封装件。图6和图7是沿图5的线i-i'截取的截面图，并且示出了图5的半导体封装件的两个不同的示例。
[0085]
参照图6，半导体封装件2003的封装衬底2100可为印刷电路板。封装衬底2100可包括封装衬底主体部分2120、设置在封装衬底主体部分2120的顶表面上的封装上焊盘2130(例如，见图5)、设置在封装衬底主体部分2120的底表面上或通过其暴露出来的下焊盘2125、以及设置在封装衬底主体部分2120中以将封装上焊盘2130电连接至下焊盘2125的内部线2135。封装上焊盘2130可电连接至连接结构2400。下焊盘2125可通过导电连接部分2800连接至图5所示的电子系统2000的主衬底2001的互连图案2005。
[0086]
半导体芯片2200中的每一个可包括半导体衬底3010以及按次序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可包括具有外围线3110的外围电路区。第二结构3200可包括源极结构3205、源极结构3205上的堆叠件3210、穿过堆叠件3210的竖直沟道结构3220、电连接至竖直沟道结构3220的位线3240、和电连接至堆叠件3210的字线wl(例如，见图4)的单元接触插塞3235。
[0087]
半导体芯片2200中的每一个可包括电连接至第一结构3100的外围线3110并且延伸至第二结构3200中的穿通线3245。穿通线3245可设置在堆叠件3210以外，并且在实施例中，穿通线3245可设置为进一步穿通堆叠件3210。半导体芯片2200中的每一个还可包括电连接至第一结构3100的外围线3110的输入/输出焊盘2210(例如，见图5)。
[0088]
参照图7，在半导体封装件2003a中，半导体芯片2200a中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及设置在第一结构4100上并且按照晶圆接合方式接合至第一结构4100的第二结构4200。
[0089]
第一结构4100可包括具有外围线4110和第一接合结构4150的外围电路区。第二结构4200可包括源极结构4205、源极结构4205和第一结构4100之间的堆叠件4210、穿过堆叠件4210的竖直沟道结构4220、电连接至竖直沟道结构4220的位线4240、以及电连接至堆叠件4210的字线wl(例如，见图4)的单元接触插塞4235。
[0090]
位线4240和单元接触插塞4235可通过第二接合结构4250电连接至第一结构4100的第一接合结构4150。第二接合结构4250可设置为分别接触第一接合结构4150，或者可分别接合至第一接合结构4150。第一接合结构4150和第二接合结构4250可由铜(cu)形成或包
括铜(cu)。
[0091]
半导体芯片2200a中的每一个还可包括电连接至第一结构4100的外围线4110的输入/输出焊盘2210(例如，见图5)。
[0092]
图6的半导体芯片2200可通过按照接合线的形式设置的连接结构2400彼此电连接。图7的半导体芯片2200a可通过按照接合线形式设置的连接结构2400彼此电连接。然而，在实施例中，诸如图6的半导体芯片2200或图7的半导体芯片2200a的堆叠在单个半导体封装件中的半导体芯片可通过硅通孔(tsv)彼此电连接。
[0093]
图6的第一结构3100和图7的第一结构4100可对应于下面将描述的实施例中的下水平层，图6的第二结构3200和图7的第二结构4200可对应于下面将描述的实施例中的上水平层。
[0094]
图8是示出根据本发明构思的实施例的半导体装置的平面图。图9a是沿图8的线i-i'截取的截面图。图9b是沿图8的线i i-i i'截取的截面图。
[0095]
参照图8、图9a和图9b，包括外围晶体管ptr的下水平层ps可设置在第一衬底sub上。包括单元阵列结构st的上水平层cs可设置在下水平层ps上。第一衬底sub可为硅衬底、硅锗衬底、锗衬底、或生长在单晶硅衬底上的单晶外延层。第一衬底sub可包括通过器件隔离层dil限定的有源区。
[0096]
下水平层ps可为包括解码器电路、页缓冲器和逻辑电路的外围电路区(或外围电路层)。下水平层ps可包括设置在第一衬底sub的有源区上的外围晶体管ptr。如上所述，外围晶体管ptr可构成行解码器和列解码器、页缓冲器、控制电路、外围逻辑电路等。
[0097]
更具体地说，第一衬底sub可包括通过器件隔离层dil限定的有源区。外围晶体管ptr中的至少一个可设置在有源区中的每一个上。
[0098]
下水平层ps还可包括设置在外围晶体管ptr上的下互连线lil和设置为覆盖外围晶体管和下互连线lil的第一层间绝缘层ild1。外围接触件pcnt可设置在下互连线lil和外围晶体管ptr之间，以将它们彼此电连接。
[0099]
第一层间绝缘层ild1可具有包括多个堆叠的绝缘层的多层结构。例如，第一层间绝缘层ild1可包括氧化硅层、氮化硅层、氧氮化硅层和/或低k电介质层。上水平层cs可设置在下水平层ps的第一层间绝缘层ild1上。下面将更详细地描述上水平层cs。
[0100]
上水平层cs可包括单元阵列区car、单元接触区cnr和外围区per。单元接触区cnr可位于单元阵列区car与外围区per之间。外围区per可为半导体芯片的外边缘区。
[0101]
可将第二衬底sl设置在第一层间绝缘层ild1上。第二衬底sl可支承设置在单元阵列区car上的单元阵列结构st。单元阵列区car的第二衬底sl可包括按次序堆叠的下半导体层lsl、源半导体层ssl和上半导体层usl。下半导体层lsl、源半导体层ssl和上半导体层usl中的每一个可由至少一种半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或它们的混合物)形成或包括所述至少一种半导体材料。
[0102]
下半导体层lsl、源半导体层ssl和上半导体层usl中的每一个可具有单晶、非晶和/或多晶结构。作为示例，下半导体层lsl、源半导体层ssl和上半导体层usl中的每一个可包括掺有杂质的n型多晶硅层。下半导体层lsl、源半导体层ssl和上半导体层usl可具有彼此不同的掺杂浓度。
[0103]
源半导体层ssl可介于下半导体层lsl和上半导体层usl之间。下半导体层lsl和上半导体层usl可通过源半导体层ssl彼此电连接。
[0104]
单元接触区cnr的第二衬底sl可包括按次序堆叠的下半导体层lsl、第五绝缘层il5、下牺牲层lhl、第六绝缘层il6和上半导体层usl。第五绝缘层il5和第六绝缘层il6可包括氧化硅层，下牺牲层lhl可包括氮化硅层或氧氮化硅层。
[0105]
第二衬底sl的下半导体层lsl可从单元阵列区car延伸至外围区per。下半导体层lsl可延伸至外围区per的一部分但可不延伸至外围区per的另一部分。换句话说，外围区per可包括其中不设置下半导体层lsl的部分。
[0106]
单元阵列结构st可设置在第二衬底sl的单元阵列区car和单元接触区cnr上。单元阵列结构st可包括第一堆叠件st1和第一堆叠件st1上的第二堆叠件st2。第二层间绝缘层ild2和第三层间绝缘层ild3可设置在第二衬底sl上。第二层间绝缘层ild2的顶表面可与第一堆叠件st1的顶表面共面。第三层间绝缘层ild3的顶表面可与第二堆叠件st2的顶表面共面。第二层间绝缘层ild2和第三层间绝缘层ild3可覆盖单元阵列结构st的台阶结构sts。
[0107]
第一堆叠件st1可包括在垂直于第二衬底sl的方向(即，第三方向d3)上堆叠的第一电极el1。第一堆叠件st1还可包括将堆叠的第一电极el1彼此分离的第一绝缘层il1。第一绝缘层il1和第一电极el1可在第一堆叠件st1中交替地堆叠。第二绝缘层il2可设置为第一堆叠件st1的最上面的层。第二绝缘层il2可比第一绝缘层il1中的每一个厚。
[0108]
第二堆叠件st2可包括在第三方向d3上堆叠在第一堆叠件st1上的第二电极el2。第二堆叠件st2还可包括将堆叠的第二电极el2彼此分离的第三绝缘层il3。第二堆叠件st2的第三绝缘层il3和第二电极el2可交替地堆叠。第四绝缘层il4可设置为第二堆叠件st2的最上面的层。第四绝缘层il4可比第三绝缘层il3中的每一个厚。
[0109]
单元阵列结构st可包括单元接触区cnr上的台阶结构sts。台阶结构sts可为单元阵列结构st的在第二方向d2上从单元阵列区car延伸至单元接触区cnr的部分。换句话说，单元阵列结构st的第一电极el1和第二电极el2可构成从单元阵列区car延伸至单元接触区cnr的台阶结构sts。单元接触区cnr上的台阶结构sts可连接至单元阵列区car上的单元阵列结构st。台阶结构sts的高度可随着相对于外围区per的距离减小而减小。换句话说，台阶结构sts的高度可随着到第二方向d2或沿第二方向d2的距离减小而减小。
[0110]
单元阵列结构st的最下面的一个第一电极el1可用作第一下选择线ll1(例如，见图4)，最下面的第一电极el1上的次下面的一个第一电极el1可用作第二下选择线ll2(例如，见图4)。
[0111]
单元阵列结构st的最上面的一个第二电极el2可用作第一串选择线ul1(例如，见图4)，并且最上面的第二电极el2下面的次上面的一个第二电极el2可用作第二串选择线ul2(例如，见图4)。术语上、下、上面、下面等(及它们的变形形式)可基于图中所示的取向用于本文中。除第一下选择线和第二下选择线以及第一串选择线和第二串选择线之外，第一电极el1和第二电极el2中的其余的那些可用作字线wl(例如，见图4)。
[0112]
第一电极el1和第二电极el2可包括设置为构成台阶结构sts的端部。例如，第一电极el1和第二电极el2的端部可按次序堆叠，以在第二方向d2上具有彼此不同的水平长度并且可暴露于单元阵列结构st的外部。
[0113]
第一电极el1和第二电极el2可由选自由掺杂的半导体材料(例如，掺杂的硅)、金
属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)构成的组的至少一种导电材料形成或包括该至少一种导电材料。第一绝缘层il1至第四绝缘层il4中的至少一个可包括氧化硅层。
[0114]
多个竖直沟道结构vs可设置在单元阵列区car上，以穿过单元阵列结构st。竖直沟道结构vs中的每一个可包括竖直绝缘图案vp、竖直半导体图案sp和绝缘间隙填充图案vi。竖直半导体图案sp可介于竖直绝缘图案vp与绝缘间隙填充图案vi之间。导电焊盘pad可设置在竖直沟道结构vs中的每一个的上部中。
[0115]
绝缘间隙填充图案vi可具有圆形柱状。竖直半导体图案sp可在第三方向d3上从下半导体层lsl延伸至导电焊盘pad，以覆盖绝缘间隙填充图案vi的表面或者沿着绝缘间隙填充图案vi的表面延伸。竖直半导体图案sp可成型为具有敞开的顶端的管状。竖直绝缘图案vp可覆盖竖直半导体图案sp的外表面或沿着竖直半导体图案sp的外表面延伸，并且可在第三方向d3上从下半导体层lsl延伸至第四层间绝缘层ild4的顶表面。竖直绝缘图案vp可成型为具有敞开的顶端的管状。竖直绝缘图案vp可介于单元阵列结构st与竖直半导体图案sp之间。
[0116]
竖直绝缘图案vp可包括一层或多层。在实施例中，竖直绝缘图案vp可包括数据存储层。在实施例中，竖直绝缘图案vp可包括构成nand闪速存储器装置的数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
[0117]
例如，电荷存储层可为俘获绝缘层、浮置栅电极或包括导电纳米点的绝缘层。电荷存储层可包括氮化硅层、氧氮化硅层、富硅氮化物层、纳米晶硅层或者层合俘获层中的至少一个。隧道绝缘层可由其带隙大于电荷存储层的带隙的材料形成或包括该材料。隧道绝缘层可包括高k电介质层(例如，氧化铝层和氧化铪层)或氧化硅层。阻挡绝缘层可包括氧化硅层。
[0118]
竖直半导体图案sp可由至少一种半导体材料(例如，硅(si)、锗(ge)或它们的混合物)形成或包括该半导体材料。另外，竖直半导体图案sp可由掺杂的半导体材料和未掺杂的(即，本征)半导体材料中的至少一种形成或包括它们中的至少一种。包括半导体材料的竖直半导体图案sp可用作构成存储器单元串的晶体管的沟道区。
[0119]
导电焊盘pad可覆盖竖直半导体图案sp的顶表面和绝缘间隙填充图案vi的顶表面。导电焊盘pad可由掺杂的半导体材料和导电材料中的至少一种形成或包括它们中的至少一种。位线接触件bplg可通过导电焊盘pad电连接至竖直半导体图案sp。
[0120]
源半导体层ssl可直接接触竖直半导体图案sp中的每一个的下侧壁。源半导体层ssl可将竖直半导体图案sp彼此电连接。例如，竖直半导体图案sp全部可电连接至第二衬底sl。第二衬底sl可用作存储器单元的源极区。可通过下面将描述的源极接触插塞splg将公共源极电压施加至第二衬底sl。
[0121]
竖直沟道结构vs中的每一个可包括穿过第一堆叠件st1的第一竖直延伸部分vep1、穿过第二堆叠件st2的第二竖直延伸部分vep2、以及第一竖直延伸部分vep1和第二竖直延伸部分vep2之间的扩张部分exp。扩张部分exp可设置在第二绝缘层il2中。
[0122]
第一竖直延伸部分vep1可具有在向上的方向上增大的直径。第二竖直延伸部分vep2也可具有在向上的方向上增大的直径。扩张部分exp的直径可大于第一竖直延伸部分vep1的最大直径，并且可大于第二竖直延伸部分vep2的最大直径。
[0123]
多个分离结构sps可设置为穿过单元阵列结构st(例如，见图9b)。单元阵列结构st可通过分离结构sps水平地划分为多个结构。例如，单元阵列结构st中的各个电极el1或el2可通过分离结构sps水平地划分为多个电极。分离结构sps可由至少一种绝缘材料(例如，氧化硅)形成或包括所述至少一种绝缘材料。
[0124]
第四层间绝缘层ild4可设置在单元阵列结构st和第三层间绝缘层ild3上。第五层间绝缘层可设置在第四层间绝缘层ild4上。
[0125]
位线接触件bplg可设为穿过第五层间绝缘层，并且可分别耦接至导电焊盘pad。位线bl可设置在第五层间绝缘层上。位线bl可在第一方向d1上彼此平行地延伸。位线bl可分别通过位线接触件bplg电连接至竖直沟道结构vs。
[0126]
多个第一上互连线uil1可设置在单元接触区cnr的第五层间绝缘层上。单元接触插塞cplg可设置为从第一上互连线uil1竖直地延伸至台阶结构sts。
[0127]
单元接触插塞cplg可分别耦接至台阶结构sts的第一电极el1和第二电极el2的暴露的部分。单元接触插塞cplg可分别按次序耦接至第一电极el1和第二电极el2的端部。第一电极el1和第二电极el2可通过单元接触插塞cplg分别电连接至第一上互连线uil1。
[0128]
第二上互连线uil2可设置在外围区per的第五层间绝缘层上。源极接触插塞splg可设置为从第二上互连线uil2竖直地延伸至下半导体层lsl。第二上互连线uil2可通过源极接触插塞splg电连接至第二衬底sl。公共源极电压可通过第二上互连线uil2和源极接触插塞splg施加至第二衬底sl。
[0129]
可将第三上互连线uil3设置在外围区per的第五层间绝缘层上。可将穿通件tvs设置为从第三上互连线uil3竖直地延伸至下水平层ps的下互连线lil。上水平层cs可通过穿通件tvs电连接至下水平层ps。
[0130]
返回参照图8和图9b，可将切割结构ssc设置在单元阵列区car上。切割结构ssc可在第二方向d2上延伸以跨过单元阵列结构st的上部。当在平面图中看时，切割结构ssc可具有线形。
[0131]
竖直沟道结构vs可二维地布置以形成第一行ro1至第八行ro8。第一行ro1至第八行ro8可在第一方向d1上布置，以彼此间隔开恒定距离。第一行ro1至第八行ro8中的每一个中的竖直沟道结构vs可在第二方向d2上布置，以彼此间隔开相同间距。
[0132]
邻近的行中的竖直沟道结构vs可在第二方向d2上彼此偏离。例如，第一行ro1的竖直沟道结构vs可在第二方向d2相对于第二行ro2的竖直沟道结构vs偏离。
[0133]
切割结构ssc可设置在第四行ro4和第五行ro5之间，并且可在第二方向d2上延伸。切割结构ssc可与第四行ro4和第五行ro5的竖直沟道结构vs中的每一个的至少一部分竖直地重叠。换句话说，切割结构ssc可延伸以跨过第四行ro4和第五行ro5的竖直沟道结构vs。
[0134]
切割结构ssc可设置为穿过最上面的一个第二电极el2(即，图4的第一串选择线ul1)和次上面的一个第二电极el2(即，图4的第二串选择线ul2)。图4的第一串选择线ul1可通过切割结构ssc划分为两条线。图4的第二串选择线ul2可通过切割结构ssc划分为两条线。切割结构ssc可设置为穿过导电焊盘pad的一部分。切割结构ssc也可设置为部分地穿过竖直沟道结构vs的上部。
[0135]
第一应力释放层fsl1可设置在第一堆叠件st1的顶表面上以及第二层间绝缘层ild2的顶表面上。第一应力释放层fsl1可设置在第一堆叠件st1和第二堆叠件st2之间。第
一应力释放层fsl1可介于第二层间绝缘层ild2和第三层间绝缘层ild3之间。
[0136]
第一应力释放层fsl1可与先前参照图2a描述的应力释放层fsl相同。第一应力释放层fsl1可由有机硅聚合物形成或包括有机硅聚合物。例如，第一应力释放层fsl1可由聚二甲基硅氧烷形成或包括聚二甲基硅氧烷。
[0137]
第一应力释放层fsl1可包含相对高浓度的碳(c)。因此，第一应力释放层fsl1的碳浓度(例如，原子分数)可高于第二层间绝缘层ild2和第三层间绝缘层ild3中的每一个的碳浓度。第一应力释放层fsl1的碳浓度可高于第一应力释放层fsl1下方的第二绝缘层il2的碳浓度。
[0138]
第一应力释放层fsl1可包含相对低浓度的硅(si)。因此，第一应力释放层fsl1的硅浓度可低于第二层间绝缘层ild2和第三层间绝缘层ild3中的每一个的硅浓度。第一应力释放层fsl1的硅浓度可低于第一应力释放层fsl1下方的第二绝缘层il2的硅浓度。
[0139]
第一应力释放层fsl1可具有相对低的密度。因此，第一应力释放层fsl1的密度可低于第二层间绝缘层ild2和第三层间绝缘层ild3中的每一个的密度。第一应力释放层fsl1的密度可低于第一应力释放层fsl1下方的第二绝缘层il2的密度。
[0140]
可将第二应力释放层fsl2设置在第二堆叠件st2的顶表面和第三层间绝缘层ild3的顶表面上。第二应力释放层fsl2可介于第二堆叠件st2和第四层间绝缘层ild4之间。第二应力释放层fsl2可介于第三层间绝缘层ild3和第四层间绝缘层ild4之间。
[0141]
第二应力释放层fsl2可配置为与先前参照图2a描述的应力释放层fsl具有相同特征。第二应力释放层fsl2可由有机硅聚合物形成或包括有机硅聚合物。例如，第二应力释放层fsl2可由与第一应力释放层fsl1的材料相同的材料形成或包括与第一应力释放层fsl1的材料相同的材料。
[0142]
如先前参照第一应力释放层fsl1的描述，与第四绝缘层il4、第三层间绝缘层ild3和第四层间绝缘层ild4中的每一个相比，第二应力释放层fsl2可具有高碳浓度、低硅浓度和低密度。
[0143]
可将第三应力释放层fsl3设置在第四层间绝缘层ild4的顶表面上。第三应力释放层fsl3可配置为与先前参照图2a描述的应力释放层fsl具有相同特征。第三应力释放层fsl3可由有机硅聚合物形成或包括有机硅聚合物。在实施例中，第三应力释放层fsl3可由与第一应力释放层fsl1的材料相同的材料形成或包括与第一应力释放层fsl1的材料相同的材料。
[0144]
第一应力释放层至第三应力释放层fsl1、fsl2和fsl3可分别位于彼此不同的水平高度处。在实施例中，第一应力释放层至第三应力释放层fsl1、fsl2和fsl3可具有彼此不同的厚度。在另一实施例中，第一应力释放层至第三应力释放层fsl1、fsl2和fsl3可具有相同厚度。
[0145]
第一应力释放层fsl1可用于被执行为形成竖直沟道结构vs的第一竖直延伸部分vep1和扩张部分exp的蚀刻处理中。第一应力释放层fsl1的顶表面可与扩张部分exp的顶表面位于相同的水平高度处(即，与扩张部分exp的顶表面共面)。
[0146]
第二应力释放层fsl2可用于被执行为形成竖直沟道结构vs的第二竖直延伸部分vep2的蚀刻处理中。第二应力释放层fsl2的顶表面可与竖直沟道结构vs的顶表面位于相同的水平高度处。更具体地说，第二应力释放层fsl2的顶表面可与导电焊盘pad的顶表面位于
相同的水平高度处。
[0147]
第三应力释放层fsl3可用于被执行为形成分离结构sps、单元接触插塞cplg、源极接触插塞splg和穿通件tvs中的至少一个的蚀刻处理中。第三应力释放层fsl3的顶表面可与分离结构sps、单元接触插塞cplg、源极接触插塞splg和穿通件tvs中的至少一个的顶表面位于相同的水平高度处。
[0148]
图10a、图11a、图12a、图13a、图14a、图15a、图16a和图17a是沿图8的线i-i'截取的截面图，以示出根据本发明构思的实施例的制造半导体装置的方法。图10b、图11b、图12b、图13b、图14b、图15b、图16b和图17b是沿图8的线i i-i i'截取的截面图，以示出根据本发明构思的实施例的制造半导体装置的方法。
[0149]
参照图8、图10a和图10b，下水平层ps可形成在第一衬底sub上。下水平层ps的形成可包括：在第一衬底sub上形成外围晶体管ptr；以及在外围晶体管ptr上形成下互连线lil。例如，外围晶体管ptr的形成可包括：在第一衬底sub上形成器件隔离层dil以限定有源区；在有源区上形成栅极绝缘层和栅电极；以及将杂质注入有源区中，以形成源极/漏极区。第一层间绝缘层ild1可形成为覆盖外围晶体管ptr和下互连线lil。
[0150]
参照图8、图11a和图11b，包括单元阵列区car、单元接触区cnr和外围区per的上水平层cs可形成在第一层间绝缘层ild1上。详细地说，第二衬底sl可形成在第一层间绝缘层ild1上。第二衬底sl的形成可包括：按次序形成下半导体层lsl、第五绝缘层il5、下牺牲层lhl、第六绝缘层il6和上半导体层usl。例如，下半导体层lsl和上半导体层usl可由半导体材料(例如，多晶硅)形成或包括半导体材料(例如，多晶硅)。第五绝缘层il5和第六绝缘层il6可由氧化硅形成或包括氧化硅，下牺牲层lhl可由氮化硅或氧氮化硅形成或包括氮化硅或氧氮化硅。
[0151]
可在第二衬底sl上形成第一模制层mo1。详细地说，第一绝缘层il1和第一牺牲层hl1可交替地堆叠在上半导体层usl上，以形成第一模制层mo1。第二绝缘层il2可形成为第一模制层mo1的最上面的层。
[0152]
第一绝缘层il1、第一牺牲层hl1和第二绝缘层il2可利用热化学气相沉积(热cvd)处理、等离子体增强化学气相沉积(等离子体增强cvd)处理、物理化学气相沉积(物理cvd)处理或者原子层沉积(ald)处理来沉积。第一绝缘层il1和第二绝缘层il2可由氧化硅形成或包括氧化硅，第一牺牲层hl1可由氮化硅或氧氮化硅形成或包括氮化硅或氧氮化硅。
[0153]
台阶结构sts可形成在单元接触区cnr的第一模制层mo1中。详细地说，可对第一模制层mo1执行循环处理，以在单元接触区cnr上形成台阶结构sts。台阶结构sts的形成可包括：在第一模制层mo1上形成掩模图案(未示出)；以及利用掩模图案多次执行循环图案化处理。各个循环图案化处理可包括：利用掩模图案作为蚀刻掩模蚀刻一部分第一模制层mo1的步骤；以及减小掩模图案的裁剪步骤。
[0154]
可在第一模制层mo1上形成第二层间绝缘层ild2。第二层间绝缘层ild2的形成可包括：形成绝缘层以覆盖第一模制层mo1；以及对绝缘层执行平坦化处理，以暴露出第二绝缘层il2。
[0155]
参照图8、图12a和图12b，第一应力释放层fsl1可形成在第一模制层mo1的顶表面和第二层间绝缘层ild2的顶表面上。第一应力释放层fsl1可配置为与先前参照图2a描述的应力释放层fsl具有相同特征。第一应力释放层fsl1可由有机硅聚合物形成或包括有机硅
聚合物。可通过可流动化学气相沉积处理、旋涂处理或溅射涂布处理形成第一应力释放层fsl1。
[0156]
可在第一应力释放层fsl1上形成硬掩模层hml。硬掩模层hml可配置为与先前参照图2b描述的硬掩模层hml具有相同特征。例如，硬掩模层hml可包括非晶碳层。
[0157]
如先前参照图3的描述，第一应力释放层fsl1可用于释放或减小硬掩模层hml导致的应力。第一应力释放层fsl1可用作对抗硬掩模层hml的应力阻尼器。由于存在第一应力释放层fsl1，可减少或防止第一衬底sub和第一模制层mo1弯曲。
[0158]
硬掩模层hml可通过光刻处理被图案化。可在硬掩模层hml中形成多个开口opn。在当前实施例中，由于第一应力释放层fsl1减少或防止了第一模制层mo1和硬掩模层hml弯曲，因此可以提高的精度执行光刻处理。换句话说，可在硬掩模层hml中稳定地形成开口opn(例如，没有任何处理故障)。
[0159]
在实施例中，光刻处理可为利用极紫外(euv)光执行的光刻处理。在实施例中，euv光可具有在4nm和124nm范围内的波长，尤其是，在4nm和20nm范围内的波长，并且可为例如具有13.5nm的波长的紫外线。euv光可具有6.21ev至124ev(尤其是，90ev至95ev)的能量。
[0160]
euv光刻处理可包括将光致抗蚀剂层暴露于极紫外(euv)光的步骤和显影暴露的光致抗蚀剂层的步骤。作为示例，光致抗蚀剂层可为包含有机聚合物(例如，多羟基苯乙烯)的有机光致抗蚀剂层。有机光致抗蚀剂层还可包括可与euv光反应的光敏化合物。有机光致抗蚀剂层还可包含具有高euv吸收率的材料(例如，有机金属材料、含碘材料或者含氟材料)。作为另一示例，光致抗蚀剂层可为包含无机材料(例如，氧化锡)的无机光致抗蚀剂层。
[0161]
光致抗蚀剂层可形成为具有相对小的厚度。光致抗蚀剂图案可通过将暴露于euv光的光致抗蚀剂层显影形成。当在平面图中观看时，光致抗蚀剂图案可形成为具有在特定方向上延伸的线形、岛形、z字形、蜂窝形或者圆形，但是本发明构思不限于这些示例。在当前实施例中，开口opn可通过利用光致抗蚀剂图案作为蚀刻掩模图案化硬掩模层hml形成。
[0162]
在本发明构思的比较示例中，需要利用两个或更多个光掩模的多图案化技术(mpt)在晶圆上形成微间距图案。相反，在根据本发明构思的实施例的euv光刻处理中，即使仅使用一个光掩模，也可以微间距形成开口opn。
[0163]
例如，通过根据当前实施例的euv光刻处理实现的开口opn之间的最小间距可小于或等于45nm。也就是说，通过使用根据本发明构思的实施例的euv光刻处理，不用多图案化技术，就可精确且精细地形成开口opn。
[0164]
可利用硬掩模层hml作为蚀刻掩模各向异性地蚀刻第一模制层mo1形成第一沟道孔ch1。第一沟道孔ch1可形成为穿过单元阵列区car上的第一模制层mo1。第一沟道孔ch1中的每一个可形成为暴露出下半导体层lsl。
[0165]
为形成第一沟道孔ch1而执行的各向异性蚀刻处理可包括等离子体蚀刻处理、反应离子蚀刻(rie)处理、电感耦合等离子体反应离子蚀刻(icp-rie)处理或者离子束蚀刻(ibe)处理。可利用高功率等离子执行根据当前实施例的各向异性蚀刻处理。
[0166]
在当前实施例中，第一衬底sub的底表面可不被图1c所示的应力层stl覆盖或可没有图1c所示的应力层stl。在当前实施例中，第一衬底sub的底表面可暴露于外部，如图2c所示。因此，在第一模制层mo1的各向异性蚀刻处理中，可将地电压均匀地施加至第一衬底sub，因此减小或防止诸如电弧的处理故障。
[0167]
参照图8、图13a和图13b，可以选择地去除硬掩模层hml。在实施例中，可不去除第一应力释放层fsl1。在另一实施例中，可选择性地或部分地去除第一应力释放层fsl1。
[0168]
第一沟道孔ch1中的每一个的上部可扩张。因此，第二绝缘层il2中的第一沟道孔ch1的直径可急剧增大。可形成第一牺牲柱hfi 1以分别填充第一沟道孔ch1。
[0169]
详细地说，第一牺牲柱hfi 1的形成可包括：形成第一牺牲掩模层以填充第一沟道孔ch1；以及平坦化第一牺牲掩模层以暴露出第一应力释放层fsl1的顶表面。第一牺牲柱hfi 1的顶表面可与第一应力释放层fsl1的顶表面共面。第一牺牲掩模层可由多晶硅形成或包括多晶硅。
[0170]
参照图8、图14a和图14b，可在单元阵列区car的第一模制层mo1上形成第二模制层mo2。第二模制层mo2的形成可包括：在第一模制层mo1上交替地堆叠第三绝缘层il3和第二牺牲层hl2；以及对其中堆叠了第三绝缘层il3和第二牺牲层hl2的堆叠件执行循环处理，以形成台阶结构sts。可按照与先前描述的用于形成第一模制层mo1的台阶结构sts的处理相同的方式执行循环处理。
[0171]
第二模制层mo2可具有台阶结构sts。第二模制层mo2的台阶结构sts可从第一模制层mo1的台阶结构sts连续。
[0172]
第四绝缘层il4可形成在第二模制层mo2的最上面的水平。第三绝缘层il3和第四绝缘层il4可包括氧化硅层，第二牺牲层hl2可包括氮化硅层或者氧氮化硅层。第二牺牲层hl2可由与第一牺牲层hl1的材料相同的材料形成或包括与第一牺牲层hl1的材料相同的材料。
[0173]
第三层间绝缘层ild3可形成在第二模制层mo2上。第三层间绝缘层ild3的形成可包括：形成绝缘层以覆盖第二模制层mo2；以及对绝缘层执行平坦化处理，以暴露第四绝缘层il4。第三层间绝缘层ild3可覆盖第二模制层mo2的台阶结构sts。
[0174]
参照图8、图15a和图15b，可在第二模制层mo2的顶表面和第三层间绝缘层ild3的顶表面上形成第二应力释放层fsl2。第二应力释放层fsl2可配置为与上述第一应力释放层fsl1具有相同特征。
[0175]
第二应力释放层fsl2可用于形成穿过单元阵列区car的第二模制层mo2的第二沟道孔ch2。第二沟道孔ch2可形成为分别与第一牺牲柱hfi 1竖直地重叠。第二沟道孔ch2可通过与先前参照图12a和图12b描述的用于第一沟道孔ch1的基本相同的方法形成。
[0176]
第二牺牲柱hfi2可形成为分别填充第二沟道孔ch2。第二牺牲柱hfi2可分别与第一牺牲柱hfi 1竖直地重叠。详细地说，第二牺牲柱hfi2的形成可包括：形成第二牺牲掩模层以填充第二沟道孔ch2；以及平坦化第二牺牲掩模层以暴露出第四层间绝缘层ild4的顶表面。例如，第二牺牲掩模层可由多晶硅形成或包括多晶硅。第二牺牲柱hfi2可由与第一牺牲柱hfi 1的材料相同的材料形成或包括与第一牺牲柱hfi 1的材料相同的材料。
[0177]
参照图8、图16a和图16b，可从第一沟道孔ch1和第二沟道孔ch2选择性地去除第一牺牲柱hfi 1和第二牺牲柱hfi2。从中去除了第一牺牲柱hfi 1和第二牺牲柱hfi2的第一沟道孔ch1和第二沟道孔ch2可彼此连接以形成单个沟道孔ch。
[0178]
竖直沟道结构vs可分别形成在沟道孔ch中。竖直沟道结构vs的形成可包括：在沟道孔ch的内表面上按次序形成竖直绝缘图案vp、竖直半导体图案sp和绝缘间隙填充图案vi。可保形地形成竖直绝缘图案vp和竖直半导体图案sp。导电焊盘pad可形成在竖直沟道结
构vs中的每一个的上部中。
[0179]
限定切割结构ssc的凹槽rs可形成在第二模制层mo2的上部中。凹槽rs可形成为穿过第二模制层mo2的两个最上面的第二牺牲层hl2。凹槽rs也可形成为部分地穿过与其重叠的竖直沟道结构vs的上部。切割结构ssc可通过用绝缘材料填充凹槽rs形成。第四层间绝缘层ild4可形成在切割结构ssc和第二应力释放层fsl2上。
[0180]
参照图8、图17a和图17b，第三应力释放层fsl3可形成在第四层间绝缘层ild4的顶表面上。第三应力释放层fsl3可配置为与上述第一应力释放层fsl1具有相同特征。
[0181]
第三应力释放层fsl3可用于形成穿过第一模制层mo1和第二模制层mo2的沟槽tr。沟槽tr可通过与先前参照图12a和图12b描述的形成第一沟道孔ch1的方法相似的方法形成。沟槽tr可形成为限定分离结构sps。
[0182]
沟槽tr可形成为暴露出下半导体层lsl。沟槽tr可形成为暴露第一牺牲层hl1和第二牺牲层hl2的侧表面。沟槽tr可暴露出第五绝缘层il5的侧表面、下牺牲层lhl的侧表面和第六绝缘层il6的侧表面。
[0183]
在单元阵列区car中，沟槽tr暴露的下牺牲层lhl可由源半导体层ssl替换。详细地说，可以选择性地去除沟槽tr暴露的下牺牲层lhl。作为去除下牺牲层lhl的结果，可暴露出竖直沟道结构vs中的每一个的竖直绝缘图案vp的下部。
[0184]
可以选择性地去除竖直绝缘图案vp的暴露的下部。因此，可暴露出竖直半导体图案sp的下部。可在去除竖直绝缘图案vp的下部期间去除第五绝缘层il5和第六绝缘层il6。
[0185]
源半导体层ssl可形成在从中去除了第五绝缘层il5、下牺牲层lhl和第六绝缘层il6的空间中。源半导体层ssl可直接接触竖直半导体图案sp的暴露的下部。源半导体层ssl可直接接触其下的下半导体层lsl。源半导体层ssl可直接接触其上的上半导体层usl。单元阵列区car中的下半导体层lsl、源半导体层ssl和上半导体层usl可构成第二衬底sl。
[0186]
在单元阵列区car中，通过沟槽tr暴露的第一牺牲层hl1和第二牺牲层hl2可被第一电极el1和第二电极el2替换，以形成单元阵列结构st。详细地说，可以选择性地去除通过沟槽tr暴露的第一牺牲层hl1和第二牺牲层hl2。第一电极el1和第二电极el2可分别形成在通过去除第一牺牲层hl1和第二牺牲层hl2形成的空的空间中。
[0187]
在去除第一牺牲层hl1和第二牺牲层hl2期间，切割结构ssc的第一切割层ssc1可减少或防止第二切割层ssc2被蚀刻。因此，第二切割层ssc2可保留原样。
[0188]
返回参照图8、图9a和图9b，分离结构sps可形成为分别填充沟槽tr。单元接触插塞cplg可形成为连接至单元阵列结构st的台阶结构sts。源极接触插塞splg可形成为连接至下半导体层lsl。穿通件tvs可形成为连接至下水平层ps的下互连线lil。在实施例中，可利用第三应力释放层fsl3的其余部分执行为形成单元接触插塞cplg、源极接触插塞splg和穿通件tvs执行的各向异性蚀刻处理。
[0189]
可形成位线接触件bplg以穿过第三应力释放层fsl3和第四层间绝缘层ild4，并且分别耦接至导电焊盘pad。位线接触件bplg中的至少一个可形成为耦接至与切割结构ssc接触的导电焊盘pad。
[0190]
分别连接至位线接触件bplg的位线bl可形成在第三应力释放层fsl3上。分别连接至单元接触插塞cplg的第一上互连线uil1可形成在第三应力释放层fsl3上。分别连接至源极接触插塞splg和穿通件tvs的第二上互连线uil2和第三上互连线uil3可形成在第三应力
释放层fsl3上。
[0191]
图18是沿着图8的线i-i'截取的截面图，以示出根据本发明构思的实施例的半导体装置。在当前实施例的以下描述中，先前参照图8、图9a和图9b描述的元件可由相似或相同的标记标识，而不重复对其的冗余描述。
[0192]
参照图18，根据当前实施例的半导体装置可具有芯片-芯片(c2c)结构。c2c结构可通过以下步骤形成：在第一晶圆上制造包括上水平层cs的上芯片；在不同于第一晶圆的第二晶圆上制造包括下水平层ps的下芯片；以及在它们之间的接口处或沿着该接口将上芯片接合至下芯片。上芯片和下芯片可通过晶圆接合方法彼此接合，并且可与例如先前参照图7描述的半导体芯片2200a基本相同。
[0193]
晶圆接合方法可为将形成在上芯片的最上面的金属层中的接合金属电连接至形成在下芯片的最上面的金属层中的接合金属的方法。在接合金属由铜(cu)形成的情况下，接合方法可为cu-cu接合方法，但是在实施例中，接合金属可由铝或钨形成或包括铝或钨。
[0194]
上芯片的上水平层cs可配置为与先前参照图8、图9a和图9b描述的包括单元阵列结构st的上水平层cs具有基本相同的特征。下芯片的下水平层ps可配置为与先前参照图8、图9a和图9b描述的包括外围晶体管ptr的下水平层ps具有基本相同的特征。
[0195]
下接合金属lbm可设置在下水平层ps的最上面的水平高度处。下接合金属lbm中的每一个可连接至下互连线lil中的对应一个。上接合金属ubm可设置在上水平层cs的最下面的水平高度处。上接合金属ubm中的每一个可连接至上互连线uil1-uil3中的对应一个。
[0196]
下接合金属lbm中的每一个可通过接合方法连接至上接合金属ubm中的对应一个。由于下接合金属lbm连接至上接合金属ubm，因此包括下水平层ps的下芯片可连接至包括上水平层cs的上芯片。下接合金属lbm和上接合金属ubm可由铝、铜和钨中的至少一种形成或包括铝、铜和钨中的至少一种。
[0197]
上绝缘层uppl可设置在第二衬底sl上。输入/输出焊盘epad可设置在上绝缘层uppl上。输入/输出焊盘epad可通过穿通件tvs电连接至下水平层ps中的外围晶体管ptr。
[0198]
在根据当前实施例的半导体装置中，上芯片的上水平层cs可包括先前参照图8、图9a和图9b描述的第一应力释放层fsl1至第三应力释放层fsl3。第一应力释放层fsl1至第三应力释放层fsl3可分别设置在彼此不同的水平高度处。
[0199]
根据本发明构思的实施例，应力释放层可设置在模制层与硬掩模层之间，以减小从硬掩模层施加的应力。应力释放层可减少或防止衬底出现翘曲问题，并且即使当去除硬掩模层时也可允许衬底具有平坦形状。结果，可提高硬掩模层上光刻处理中的精度，并且减少或防止在蚀刻模制层的处理中出现电弧故障。
[0200]
虽然具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员之一应该理解，在不脱离所附权利要求的范围的前提下，可在其中作出形式和细节上的改变。

技术特征：
1.一种半导体装置，包括：衬底；所述衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且电连接至所述衬底；导电焊盘，其在所述竖直沟道结构的上部中；所述单元阵列结构上的层间绝缘层；位线，其在所述单元阵列结构上并且电连接至所述导电焊盘；以及第一应力释放层，其在所述层间绝缘层的顶表面上在所述单元阵列结构与所述位线之间，其中，所述第一应力释放层包括有机硅聚合物，并且所述第一应力释放层的碳浓度高于所述层间绝缘层的碳浓度。2.根据权利要求1所述的半导体装置，还包括：位线接触件，其将所述位线电连接至所述导电焊盘，其中，所述第一应力释放层的顶表面与所述导电焊盘的顶表面位于相同水平高度处。3.根据权利要求1所述的半导体装置，其中，所述第一应力释放层包括碳、氢、硅和氧，所述第一应力释放层的碳浓度为20at％至40at％，所述第一应力释放层的硅浓度为3at％至16at％，并且所述第一应力释放层的氧浓度为3at％至16at％。4.根据权利要求1所述的半导体装置，其中，所述有机硅聚合物包括以下化学式1的单元、以下化学式2的单元或者以下化学式1和2的单元的组合：[化学式1][化学式2]其中，r1、r2、r3和r4各自单独为氢、具有1至5个碳原子的烷基、具有2至6个碳原子的烯基、具有2至6个碳原子的炔基、具有1至5个碳原子的烷氧基、具有6至10个碳原子的芳基、巯基、具有1至5个碳原子的巯烷基、具有1至5个碳原子的氟烷基、或者具有1至5个碳原子的氨烷基，并且n和m中的每一个是100与10,000之间的整数。5.根据权利要求1所述的半导体装置，其中，所述第一应力释放层的密度低于所述层间绝缘层的密度。6.根据权利要求1所述的半导体装置，其中，所述第一应力释放层的硅浓度低于所述层
间绝缘层的硅浓度。7.根据权利要求1所述的半导体装置，其中，所述单元阵列结构包括第一堆叠件和所述第一堆叠件上的第二堆叠件，所述半导体装置还包括所述第一堆叠件与所述第二堆叠件之间的第二应力释放层，并且所述第二应力释放层与所述第一应力释放层包括相同的有机硅聚合物。8.根据权利要求1所述的半导体装置，还包括：分离结构，其穿过所述单元阵列结构，并且将所述多个电极彼此水平地分离；源极接触插塞，其从第一上互连线竖直地延伸至所述衬底；以及穿通件，其从第二上互连线竖直地延伸至所述衬底下方的区域，其中，所述第一应力释放层的顶表面与所述分离结构、所述源极接触插塞和所述穿通件中的至少一个的顶表面位于相同水平高度处。9.根据权利要求1所述的半导体装置，还包括：下水平层，其在所述衬底下方并且包括外围电路。10.根据权利要求1所述的半导体装置，其中，所述衬底的与所述第一应力释放层相对的表面上没有应力释放层。11.一种半导体装置，包括：衬底；第一堆叠件，其包括堆叠在所述衬底上并且彼此间隔开的多个第一电极；第二堆叠件，其包括堆叠在所述第一堆叠件上并且彼此间隔开的多个第二电极；第一应力释放层，其在所述第一堆叠件与所述第二堆叠件之间；以及竖直沟道结构，其穿过所述第一堆叠件、所述第二堆叠件和所述第一应力释放层，并且电连接至所述衬底，其中，所述第一应力释放层包括有机硅聚合物，所述第一应力释放层包括碳、氢、硅和氧，所述第一应力释放层的碳浓度为20at％至40at％，所述第一应力释放层的硅浓度为3at％至16at％，并且所述第一应力释放层的氧浓度为3at％至16at％。12.根据权利要求11所述的半导体装置，还包括：所述第二堆叠件上与所述第一应力释放层相对的第二应力释放层，其中，所述第二应力释放层与所述第一应力释放层包括相同的有机硅聚合物。13.根据权利要求12所述的半导体装置，还包括：所述竖直沟道结构的上部中的导电焊盘；所述单元阵列结构上的位线；以及将所述位线电连接至所述导电焊盘的位线接触件，其中，所述第二应力释放层的顶表面与所述导电焊盘的顶表面位于相同水平高度处。14.根据权利要求11所述的半导体装置，其中，所述竖直沟道结构包括：穿过所述第一堆叠件的第一竖直延伸部分；穿过所述第二堆叠件的第二竖直延伸部分；以及
所述第一竖直延伸部分与所述第二竖直延伸部分之间的扩张部分，其中，所述第一应力释放层的顶表面与所述扩张部分的顶表面位于相同水平高度处。15.根据权利要求11所述的半导体装置，还包括：所述第一堆叠件的台阶结构上的层间绝缘层，其中，所述第一应力释放层在所述层间绝缘层的顶表面上，并且所述第一应力释放层的密度低于所述层间绝缘层的密度。16.一种电子系统，包括：半导体装置，其包括电连接至外围电路的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接至所述半导体装置，并且被配置为控制所述半导体装置，其中，所述半导体装置包括：下水平层，其包括第一衬底和所述第一衬底上的所述外围电路；以及所述下水平层上的上水平层，其中，所述上水平层包括：所述下水平层上的第二衬底；所述第二衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构，并且电连接至所述第二衬底；所述单元阵列结构上的层间绝缘层；以及应力释放层，其在所述单元阵列结构上且在所述层间绝缘层的顶表面上，其中，所述应力释放层包括有机硅聚合物，并且所述应力释放层的密度低于所述层间绝缘层的密度。17.根据权利要求16所述的电子系统，还包括：所述竖直沟道结构的上部中的导电焊盘；所述单元阵列结构上的位线；以及位线接触件，其将所述位线电连接至所述导电焊盘，其中，所述应力释放层的顶表面与所述导电焊盘的顶表面位于相同水平高度处。18.根据权利要求16所述的电子系统，还包括：分离结构，其穿过所述单元阵列结构，并且将所述多个电极彼此水平地分离；源极接触插塞，其从第一上互连线竖直地延伸至所述第二衬底；以及穿通件，其从第二上互连线竖直地延伸至所述下水平层，其中，所述应力释放层的顶表面与所述分离结构、所述源极接触插塞和所述穿通件中的至少一个的顶表面位于相同水平高度处。19.根据权利要求16所述的电子系统，其中，所述应力释放层的碳浓度高于所述层间绝缘层的碳浓度。20.根据权利要求16所述的电子系统，其中，所述应力释放层的硅浓度低于所述层间绝缘层的硅浓度。

技术总结
公开了一种三维半导体存储器装置和一种包括其的电子系统。半导体装置包括：衬底；单元阵列结构，其包括堆叠在衬底上的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且连接至衬底；导电焊盘，其在竖直沟道结构的上部中；单元阵列结构上的层间绝缘层；位线，其在单元阵列结构上；位线接触件，其将位线电连接至导电焊盘；以及第一应力释放层，其在层间绝缘层的顶表面上在单元阵列结构与位线之间。第一应力释放层包括有机硅聚合物，并且第一应力释放层的碳浓度高于层间绝缘层的碳浓度。层的碳浓度高于层间绝缘层的碳浓度。层的碳浓度高于层间绝缘层的碳浓度。


技术研发人员：全炫旭 康有善 高永珉 金烔永
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.12
技术公布日：2023/7/22