半导体装置及其制造方法与流程

半导体装置及其制造方法
1.本专利申请要求于2022年1月7日在韩国知识产权局提交的第10-2022-0002824号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
2.本发明构思涉及半导体装置及其制造方法，并且具体地，涉及具有改善的可靠性的半导体存储器装置及其制造方法。


背景技术：

3.由于它们的小尺寸、多功能和/或低成本特性，半导体装置被认为是电子工业中的重要元件。作为半导体装置之一的存储器装置被配置为存储逻辑数据。随着电子工业的发展，存储器装置正变得更加高度集成。结果，构成存储器装置的元件的线宽正在减小。
4.除了更高的集成密度之外，存储器装置还需要更高的可靠性。然而，存储器装置的集成密度的增加会导致存储器装置的可靠性的劣化。因此，正在进行许多研究以改善存储器装置的可靠性。


技术实现要素：

5.发明构思的一些示例实施例提供了一种具有改善的可靠性的半导体存储器装置。
6.发明构思的一些示例实施例提供了一种制造具有改善的可靠性的半导体存储器装置的方法。
7.根据发明构思的一些示例实施例，一种半导体装置可以包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案和第二有源图案具有至少部分地限定第一有源图案与第二有源图案之间的沟槽的相应的相对的侧壁表面；器件隔离层，位于边界区域上，器件隔离层填充第一有源图案与第二有源图案之间的沟槽；线结构，位于第一有源图案上，线结构从单元区域延伸到边界区域；以及盖图案，覆盖线结构的在边界区域上的端部。器件隔离层可以包括至少部分地限定与线结构的端部相邻的凹进区域的一个或更多个内表面，并且盖图案可以沿着线结构的端部延伸到凹进区域中。器件隔离层的顶表面可以位于线结构与盖图案的底表面之间。
8.根据发明构思的一些示例实施例，一种半导体装置可以包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案和第二有源图案具有至少部分地限定第一有源图案与第二有源图案之间的沟槽的相应的相对的侧壁表面；器件隔离层，位于边界区域上，器件隔离层填充第一有源图案与第二有源图案之间的沟槽；线结构，位于第一有源图案上，线结构从单元区域延伸到边界区域；芯栅极结构，位于第二有源图案上；侧壁间隔件，位于芯区域上，以覆盖芯栅极结构的侧表面；以及盖图案，位于边界区域上，以覆盖线结构的端部。盖图案可以包括与侧壁间隔件的材料不同的材料。
9.根据发明构思的一些示例实施例，一种半导体装置可以包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案具有在与基底的顶表面平行地延伸的第一方向上的纵轴，并且包括在第一方向上彼此间隔开的第一源/漏区和第二源/漏区，第一源/漏区和第二源/漏区具有至少部分地限定第一有源图案的第一源/漏区与第一有源图案的第二源/漏区之间的凹槽的相应的相对的侧壁表面；栅电极，位于限定在第一有源图案的第一源/漏区与第一有源图案的第二源/漏区之间的凹槽中，并且沿不同于第一方向的第二方向延伸；栅极介电层，位于栅电极与第一有源图案之间；栅极盖层，位于栅电极上，以填充凹槽；器件隔离层，位于基底上，以限定第一有源图案和第二有源图案；缓冲层，位于单元区域上；线结构，位于缓冲层上，以与第一有源图案交叉且沿与第二方向交叉的第三方向延伸，并且从单元区域延伸到边界区域，线结构包括：第一导电图案，穿透缓冲层并结合到第一源/漏区；位线，位于第一导电图案上；以及第一阻挡图案，位于位线与第一导电图案之间；一对间隔件，分别位于线结构的相对的侧表面上；接触插塞，结合到第二源/漏区；接合垫，位于接触插塞上；数据存储元件，位于接合垫上；芯栅极结构，位于第二有源图案上，芯栅极结构包括：第二导电图案，对应于第一导电图案；第二阻挡图案，对应于第一阻挡图案；以及芯栅电极，对应于位线；侧壁间隔件，位于芯栅极结构的侧表面上；以及盖图案，覆盖线结构的位于边界区域上的端部。
10.根据发明构思的一些示例实施例，一种制造半导体装置的方法可以包括：在基底的单元区域上形成第一有源图案；在基底的芯区域上形成第二有源图案；在单元区域与芯区域之间的边界区域上形成器件隔离层；在单元区域上形成包括导电层并具有定位在边界区域上的端部的板结构；在板结构的端部上形成侧壁间隔件；形成第一蚀刻掩模图案以覆盖芯区域并暴露边界区域和单元区域；通过执行使用第一蚀刻掩模图案的第一蚀刻工艺来选择性地去除位于板结构的端部上的侧壁间隔件；在板结构上形成掩模层，以封装板结构的端部；通过使掩模层图案化来形成线形状的掩模图案；以及通过使用掩模图案作为蚀刻掩模来蚀刻板结构从而形成与第一有源图案交叉的线结构。
附图说明
11.图1是示出根据发明构思的一些示例实施例的半导体装置的平面图。
12.图2是示出图1的单元区域与芯区域之间的边界的放大平面图。
13.图3a是沿着图2的线a-a'截取的剖视图，图3b是沿着图2的线b-b'截取的剖视图，图3c是沿着图2的线c-c'截取的剖视图，图3d是沿着图2的线d-d'截取的剖视图，并且图3e是沿着图2的线e-e'截取的剖视图。
14.图4是示出图3d的部分“m”的放大剖视图。
15.图5和图6是各自示出根据发明构思的一些示例实施例的半导体装置的一部分(例如，图3d的m)的放大剖视图。
16.图7、图9、图11、图13和图15是示出根据发明构思的一些示例实施例的制造半导体装置的方法的平面图。
17.图8a、图10a、图12a、图14a和图16a分别是沿着图7、图9、图11、图13和图15的线a-a'截取的剖视图。
18.图8b、图10b、图12b、图14b和图16b分别是沿着图7、图9、图11、图13和图15的线b-b'截取的剖视图。
19.图8c、图10c、图12c、图14c和图16c分别是沿着图7、图9、图11、图13和图15的线c-c'截取的剖视图。
20.图8d、图10d、图12d、图14d和图16d分别是沿着图7、图9、图11、图13和图15的线d-d'截取的剖视图。
21.图8e、图10e、图12e、图14e和图16e分别是沿着图7、图9、图11、图13和图15的线e-e'截取的剖视图。
22.图17、图18、图19、图20和图21是示出形成图14d的部分“n”的方法的剖视图。
具体实施方式
23.图1是示出根据发明构思的一些示例实施例的半导体装置的平面图。半导体装置10可以包括单元区域car。单元区域car可以是包括多个存储器单元的区域，并且每个单元区域car可以用作单个单位单元块。单元区域car可以在第一方向d1和第二方向d2上彼此间隔开。如所示出的，第一方向d1可以平行于基底100(例如，平行于基底100的顶表面、平行于基底100的底表面、平行于由基底限定的平面等)延伸。如所示出的，第二方向d2可以不同于(例如，垂直于)第一方向，并且可以平行于基底100(例如，平行于基底100的顶表面、平行于基底100的底表面、平行于由基底限定的平面等)延伸。
24.芯区域cor可以设置在单元区域car中的相邻的单元区域car之间。感测放大器和写入驱动器可以设置在芯区域cor中。外围电路区域por可以设置在单元区域car的一侧处。外围电路区域por可以包括行解码器、列解码器等。
25.图2是示出图1的单元区域与芯区域之间的边界的放大平面图。图3a是沿着图2的线a-a'截取的剖视图，图3b是沿着图2的线b-b'截取的剖视图，图3c是沿着图2的线c-c'截取的剖视图，图3d是沿着图2的线d-d'截取的剖视图，并且图3e是沿着图2的线e-e'截取的剖视图。图4是示出图3d的部分“m”的放大剖视图。
26.参照图2，可以提供包括单元区域car、边界区域br和芯区域cor的基底100。单元区域car可以是其中设置有多个存储器单元的区域。边界区域br可以置于单元区域car与芯区域cor之间。边界区域br可以是被设置以减轻在单元区域car和芯区域cor上制造不同结构的工艺中的技术困难的缓冲区域。边界区域br可以被构造为将单元区域car上的结构连接到芯区域cor上的结构。
27.基底100可以是体硅基底、绝缘体上硅(soi)基底、锗基底、绝缘体上锗(goi)基底、硅锗基底或者包括通过选择性外延生长(seg)技术生长的外延层的基底。
28.在下文中，将参照图2和图3a至图3e更详细地描述单元区域car。器件隔离层st可以设置在基底100的单元区域car上，以限定第一有源图案act1。第一有源图案act1可以通过使基底100的上部图案化来形成。每个第一有源图案act1可以沿与基底100的顶表面平行的第三方向d3延伸。换言之，每个第一有源图案act1可以具有平行于第三方向d3的长轴(例如，纵轴)。第一有源图案act1可以在第一方向d1和第二方向d2上二维地布置。第一有源图案act1可以在第三方向d3上彼此间隔开。
29.每个第一有源图案act1可以具有随着在垂直于基底100的顶表面的方向(即，第四
方向d4)上的高度增大而减小的宽度。换言之，随着距基底100的底表面的距离增大，每个第一有源图案act1的宽度可以减小。
30.第一沟槽tr1和第二沟槽tr2可以被限定在第一有源图案act1之间。如所示出的，第一有源图案act1可以包括至少部分地限定第一沟槽tr1和/或第二沟槽tr2的一个或更多个表面。如所示出的，第一沟槽tr1和/或第二沟槽tr2可以均至少部分地由第一有源图案act1的相对的相应侧壁表面限定。器件隔离层st可以填充第一有源图案act1之间的第一沟槽tr1和第二沟槽tr2。第一沟槽tr1可以被限定在在第二方向d2上彼此相邻的一对第一有源图案act1之间。第二沟槽tr2可以被限定在在第三方向d3上彼此相邻的一对第一有源图案act1之间。
31.在第二方向d2上彼此相邻的一对第一有源图案act1之间的距离可以小于在第三方向d3上彼此相邻的一对第一有源图案act1之间的距离。因此，第二沟槽tr2可以比第一沟槽tr1深。换言之，第二沟槽tr2的底部可以低于第一沟槽tr1的底部(例如，见图3b)。
32.每个第一有源图案act1的上部可以包括第一源/漏区sd1以及一对第二源/漏区sd2。第一源/漏区sd1可以定位在一对第二源/漏区sd2之间。换言之，当在平面图中观看时，第二源/漏区sd2、第一源/漏区sd1和第二源/漏区sd2可以沿第三方向d3顺序地布置。例如，如所示出的，每个第一有源图案act1可以具有在与基底100的顶表面平行地延伸的第三方向d3上的纵轴(例如，长轴)，并且可以至少包括在第三方向d3上彼此间隔开(例如，彼此隔离而不直接接触)的第一源/漏区sd1和第二源/漏区sd2。
33.一对凹槽grv可以被限定在每个第一有源图案act1中(例如，见图3c)。每个凹槽grv可以被限定在第一源/漏区sd1与第二源/漏区sd2之间。例如，至少如图7中所示出的，第一有源图案act1的第一源/漏区sd1和第二源/漏区sd2可以具有至少部分地限定第一有源图案act1的第一源/漏区sd1与第二源/漏区sd2之间的凹槽grv的相应的相对的侧壁表面sd1i和sd2i。凹槽grv可以设置成穿透第一有源图案act1的上部，并且可以在向下方向上从第一有源图案act1的顶表面朝向基底100的底表面延伸。凹槽grv的底部可以高于第一沟槽tr1和第二沟槽tr2的底部。
34.每个第一有源图案act1的上部还可以包括一对沟道区ch。当在平面图中观看时，沟道区ch可以置于第一源/漏区sd1与第二源/漏区sd2之间。沟道区ch可以定位在凹槽grv下方(例如，见图3d)。因此，沟道区ch可以定位在比第一源/漏区sd1和第二源/漏区sd2的水平低的水平处。
35.栅电极ge可以被设置为与第一有源图案act1和器件隔离层st交叉。栅电极ge可以分别设置在凹槽grv中。栅电极ge可以沿第二方向d2延伸为彼此平行。一对栅电极ge可以设置在第一有源图案act1的每对沟道区ch上。换言之，当在平面图中观看时，栅电极ge可以置于第一源/漏区sd1与第二源/漏区sd2之间。栅电极ge的顶表面可以低于第一有源图案act1的顶表面(例如，第一源/漏区sd1的顶表面或第二源/漏区sd2的顶表面)。
36.返回参照图3d，栅电极ge的上部可以与第一有源图案act1的第一源/漏区sd1相邻。栅电极ge的下部可以与沟道区ch相邻。栅电极ge可以对应于存储器单元的字线。
37.参照图2和图3a至图3e，栅极介电层gi可以置于栅电极ge与第一有源图案act1之间。栅极盖层gp可以设置在栅电极ge上。栅极盖层gp可以覆盖栅电极ge的顶表面。栅极盖层gp的顶表面可以与第一有源图案act1的顶表面共面。
38.栅电极ge可以由导电金属氮化物材料(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或者包括导电金属氮化物材料(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。栅极介电层gi可以由氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种。在一些示例实施例中，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。栅极盖层gp可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
39.缓冲层il可以设置在基底100上。缓冲层il可以包括形成为使第一有源图案act1的第一源/漏区sd1暴露的第一接触孔cnh1。在一些示例实施例中，缓冲层il可以包括顺序地堆叠的第一绝缘层和第二绝缘层。第二绝缘层可以具有比第一绝缘层的介电常数高的介电常数。例如，第一绝缘层可以包括氧化硅层，并且第二绝缘层可以包括氮氧化硅层。
40.线结构lst可以设置在缓冲层il上，并且可以沿第一方向d1且彼此平行地延伸。线结构lst可以沿第二方向d2布置。当在平面图中观看时，线结构lst可以被设置为以直角与栅电极ge交叉(例如，见图2)。一对间隔件sp可以设置在每个线结构lst的相对的侧表面上。间隔件sp可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和氮氧化硅中的至少一种。
41.在一些示例实施例中，每个间隔件sp可以包括第一间隔件、第二间隔件和第三间隔件。第一间隔件可以直接覆盖线结构lst的侧表面。第二间隔件可以置于第一间隔件与第三间隔件之间。第二间隔件可以由介电常数低于第一间隔件和第三间隔件的介电常数的绝缘材料形成。作为示例，第一间隔件和第三间隔件中的每个可以包括氮化硅层，并且第二间隔件可以包括氧化硅层。作为另一示例，第二间隔件可以是由气形成的气间隔件。
42.每个线结构lst可以包括顺序地堆叠的导电图案cp、阻挡图案bp、位线bl和掩模图案mp。导电图案cp可以包括被设置为填充第一接触孔cnh1并且结合到第一源/漏区sd1的接触部cnp。更具体地，接触部cnp可以穿透缓冲层il，并且可以沿朝向基底100的底表面的方向延伸。接触部cnp可以与第一源/漏区sd1直接接触。
43.阻挡图案bp可以防止或抑制位线bl中的金属材料扩散到导电图案cp中。位线bl可以通过阻挡图案bp和导电图案cp电连接到第一源/漏区sd1。
44.导电图案cp可以由掺杂半导体材料(例如，掺杂硅和掺杂锗)中的至少一种形成，或者包括掺杂半导体材料(例如，掺杂硅和掺杂锗)中的至少一种。阻挡图案bp可以由导电金属氮化物(例如，氮化钛和氮化钽)中的至少一种形成，或者包括导电金属氮化物(例如，氮化钛和氮化钽)中的至少一种。位线bl可以由金属材料(例如，钛、钽、钨、铜和铝)中的至少一种形成，或者包括金属材料(例如，钛、钽、钨、铜和铝)中的至少一种。
45.掩模图案mp可以包括顺序地堆叠在位线bl上的第一掩模图案mp1、停止图案stp和第二掩模图案mp2。停止图案stp可以置于第一掩模图案mp1与第二掩模图案mp2之间。第一掩模图案mp1、停止图案stp和第二掩模图案mp2中的每个可以由氮化硅或氮氧化硅形成，或者包括氮化硅或氮氧化硅。作为示例，第一掩模图案mp1、停止图案stp和第二掩模图案mp2可以由相同的材料(例如，氮化硅)形成，或者包括相同的材料(例如，氮化硅)。
46.返回参照图3b，多个绝缘栅栏ifs可以设置在栅极盖层gp上。每个绝缘栅栏ifs可
以穿透缓冲层il，并且可以延伸到栅极盖层gp的上部中。
47.返回参照图2和图3b，绝缘栅栏ifs可以在第一方向d1和第二方向d2上二维地布置。详细地，绝缘栅栏ifs可以在沿第二方向d2延伸的栅极盖层gp上沿第二方向d2布置。绝缘栅栏ifs和线结构lst可以在第二方向d2上交替地布置。沿第二方向d2布置的绝缘栅栏ifs可以与其下方的栅电极ge竖直叠置。
48.参照图2和图3a至图3e，接触件(或称为“接触插塞”)cnt可以被设置为穿透缓冲层il并分别结合到第二源/漏区sd2。每个接触件cnt可以形成为填充通过部分地蚀刻第二源/漏区sd2的上部而形成的第二接触孔cnh2。返回参照图3a，接触件cnt可以与由第二接触孔cnh2暴露的第二源/漏区sd2直接接触。另外，接触件cnt可以与间隔件sp的侧表面和器件隔离层st的顶表面接触。接触件cnt可以通过间隔件sp与同其相邻的线结构lst间隔开。每个接触件cnt可以由掺杂半导体材料(例如，掺杂硅、掺杂锗等)中的至少一种形成，或者包括掺杂半导体材料(例如，掺杂硅、掺杂锗等)中的至少一种。
49.返回参照图2，接触件cnt可以在第一方向d1和第二方向d2上二维地布置。详细地，接触件cnt和线结构lst可以在第二方向d2上交替地布置。接触件cnt和绝缘栅栏ifs可以置于线结构lst中的相邻线结构lst之间。线结构lst中的相邻的线结构lst之间的接触件cnt和绝缘栅栏ifs可以在第一方向d1上交替地布置。
50.接合垫lp可以分别设置在接触件cnt上并结合到接触件cnt。接合垫lp可以通过接触件cnt分别电连接到第二源/漏区sd2。接合垫lp可以与连接到其的接触件cnt不对齐。也就是说，接合垫lp的中心可以从与其连接的接触件cnt的中心水平地偏移(例如，见图2和图3a)。接合垫lp可以由金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或者包括金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
51.绝缘图案inp可以设置在掩模图案mp上。单元区域car上的绝缘图案inp可以限定接合垫lp的平面形状。彼此相邻的接合垫lp可以通过绝缘图案inp彼此分离。
52.数据存储元件ds可以分别设置在接合垫lp上。详细地，每个数据存储元件ds可以通过接合垫lp和接触件cnt电连接到第二源/漏区sd2。在一些示例实施例中，每个数据存储元件ds可以是用于存储数据的电容器。作为示例，数据存储元件ds可以包括分别连接到接合垫lp的底部电极、覆盖底部电极的顶部电极以及置于底部电极与顶部电极之间的介电层。顶部电极可以是被设置为覆盖底部电极中的全部或一些的共电极。
53.每个底部电极可以成形为中空圆柱体。每个底部电极可以由掺杂硅、金属材料(例如，钨)和导电金属化合物(例如，氮化钛)中的至少一种形成，或者包括掺杂硅、金属材料(例如，钨)和导电金属化合物(例如，氮化钛)中的至少一种。介电层可以由高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合)中的至少一种形成，或者包括高k介电材料中的至少一种。顶部电极可以由掺杂硅、ru、ruo、pt、pto、ir、iro、srruo(sro)、(ba,sr)ruo(bsro)、caruo(cro)、baruo、la(sr,co)o、ti、tin、w、wn、ta、tan、tialn、tisin、taaln、tasin及其组合中的至少一种形成，或者包括掺杂硅、ru、ruo、pt、pto、ir、iro、srruo(sro)、(ba,sr)ruo(bsro)、caruo(cro)、baruo、la(sr,co)o、ti、tin、w、wn、ta、tan、tialn、tisin、taaln、tasin及其组合中的至少一种。
54.在下文中，将参照图2、图3d和图3e更详细地描述边界区域br和芯区域cor。第三沟
槽tr3可以被限定在基底100的单元区域car与芯区域cor之间。换言之，第三沟槽tr3可以被限定在基底100的边界区域br上。器件隔离层st可以被设置为填充第三沟槽tr3。
55.至少一个第二有源图案act2可以设置在芯区域cor上。在一些示例实施例中，第三沟槽tr3可以被限定在单元区域car的第一有源图案act1与芯区域cor的第二有源图案act2之间。例如，至少如图3d中所示，单元区域car的第一有源图案act1和芯区域cor的第二有源图案act2具有至少部分地限定单元区域car的第一有源图案act1与芯区域cor的第二有源图案act2之间的第三沟槽tr3的相应的相对的侧壁表面act1s和act2s，并且器件隔离层st可以填充第三沟槽tr3。在图2中，第二有源图案act2被示出为具有矩形形状，但是发明构思不限于该示例，例如，第二有源图案act2的形状可以不同地改变。
56.芯栅极结构cgs可以设置在芯区域cor上。芯栅极结构cgs可以包括顺序地堆叠在第二有源图案act2上的芯栅极绝缘层cgi、导电图案cp、阻挡图案bp、芯栅电极cge和第一掩模图案mp1。在一些示例实施例中，芯栅极结构cgs和第二有源图案act2可以构成芯区域cor中的感测放大器的晶体管。
57.构成芯栅极结构cgs的元件可以通过与构成上述单元区域car上的线结构lst的元件的工艺基本相同的工艺形成。芯栅极结构cgs的每个元件可以与线结构lst的元件中的对应的元件设置在同一水平处。例如，芯栅极结构cgs的导电图案cp可以对应于线结构lst的导电图案cp，芯栅极结构cgs的阻挡图案bp可以对应于线结构lst的阻挡图案bp，并且芯栅电极cge可以对应于位线bl。此外，芯栅极绝缘层cgi可以对应于缓冲层il。
58.在一些示例实施例中，芯栅极结构cgs的端部可以延伸到边界区域br的器件隔离层st上的区域。换言之，芯栅极结构cgs的至少一部分可以与边界区域br的器件隔离层st竖直叠置。
59.侧壁间隔件spc可以设置在芯栅极结构cgs的侧表面上。如图3d中所示，侧壁间隔件spc可以放置在芯区域cor的器件隔离层st上。侧壁间隔件spc可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和氮氧化硅中的至少一种。
60.参照图2，线结构lst的端部en可以延伸到边界区域br的器件隔离层st上的区域。盖图案dml可以连接到线结构lst的端部en。盖图案dml可以设置在边界区域br的器件隔离层st上。盖图案dml可以在第一方向d1相反的方向上从线结构lst的端部en朝向芯区域cor延伸。彼此连接的盖图案dml和线结构lst可以在第一方向d1上彼此对齐(例如，盖图案dml的相对的侧表面和线结构lst的相对的侧表面可以在第一方向d1上彼此对齐)。盖图案dml的线宽可以基本等于与其连接的线结构lst的线宽。此外，盖图案dml和线结构lst可以在第一方向d1至少部分地叠置。
61.返回参照图2、图3d和图3e，盖图案dml可以包括停止图案stp和第二掩模图案mp2。可以从盖图案dml中省略导电图案cp、阻挡图案bp和位线bl以及第一掩模图案mp1。
62.停止图案stp可以覆盖线结构lst的在边界区域br上的端部en。停止图案stp可以从单元区域car延伸，以覆盖边界区域br上的器件隔离层st的顶表面以及芯区域cor上的芯栅极结构cgs。停止图案stp可以覆盖侧壁间隔件spc。层间绝缘层ild可以置于盖图案dml与覆盖侧壁间隔件spc的停止图案stp之间。
63.第二掩模图案mp2可以设置在停止图案stp上。第二掩模图案mp2可以通过边界区域br从单元区域car延伸到芯栅极结构cgs上的区域，并且第二掩模图案mp2的在边界区域
br上的部分可以用作盖图案dml的一部分。当在平面图中观看时，第二掩模图案mp2可以与盖图案dml叠置。第二掩模图案mp2可以是与芯区域cor叠置的板状图案。例如，芯区域cor上的第二掩模图案mp2不仅可以覆盖芯栅极结构cgs，而且可以覆盖芯栅极结构cgs周围的层间绝缘层ild。
64.在一些示例实施例中，如图2中所示，当在平面图中观看时，第二掩模图案mp2可以具有手形。详细地，单元区域car和边界区域br上的第二掩模图案mp2可以是沿第一方向d1延伸的线状图案。单元区域car和边界区域br上的第二掩模图案mp2可以用作线结构lst的一部分和盖图案dml的一部分。芯区域cor上的第二掩模图案mp2可以是形成为完全覆盖芯区域cor的板状图案。
65.凹进区域rs可以被限定在盖图案dml下方的器件隔离层st的上部中。例如，至少如图3d中所示，器件隔离层st可以包括至少部分地限定与线结构lst的端部en相邻的凹进区域rs的一个或更多个内表面sti。器件隔离层st中的凹进区域rs的底部可以低于线结构lst下方的器件隔离层st的顶表面stt。器件隔离层st中的凹进区域rs的底部可以低于芯栅极结构cgs下方的器件隔离层st的顶表面。
66.盖图案dml的第二掩模图案mp2可以沿着停止图案stp延伸到器件隔离层st的凹进区域rs中。盖图案dml的第二掩模图案mp2的底表面可以低于线结构lst的第二掩模图案mp2的底表面。盖图案dml的第二掩模图案mp2的底表面可以低于芯区域cor上的第二掩模图案mp2的底表面。
67.盖图案dml的底表面dmlb可以与器件隔离层st的凹进区域rs的底部接触。盖图案dml的底表面dmlb可以低于线结构lst下方的缓冲层il的底表面。换言之，盖图案dml的底表面dmlb可以低于线结构lst下方的器件隔离层st的顶表面stt。例如，至少如图3d中所示出的，器件隔离层st的顶表面stt可以在第四方向d4(例如，竖直方向)上位于线结构lst与盖图案dml的底表面dmlb之间。
68.返回参照图3e，一对间隔件sp可以设置在盖图案dml的相对的侧表面上。该对间隔件sp可以从线结构lst的相对的侧表面延伸到盖图案dml的相对的侧表面。虚设接触件dcnt可以设置在盖图案dml中的相邻的盖图案dml之间。虚设接触件dcnt的底部可以与器件隔离层st接触。虚设导电层dcl可以设置在虚设接触件dcnt上。
69.返回参照图2、图3d和图3e，绝缘图案inp可以设置在第二掩模图案mp2上。尽管未示出，但是至少一条金属线可以设置在绝缘图案inp中。金属线可以被设置为将线结构lst的位线bl电连接到芯栅极结构cgs的芯栅电极cge。
70.将参照图4更详细地描述根据发明构思的一些示例实施例的盖图案dml。盖图案dml可以设置在芯区域cor的层间绝缘层ild与线结构lst的端部en之间。盖图案dml可以设置为封装线结构lst的端部en。换言之，盖图案dml可以防止位线bl在线结构lst的端部en附近暴露于氧环境。
71.盖图案dml可以沿着线结构lst的端部en朝向器件隔离层st延伸。盖图案dml的下部可以设置在器件隔离层st的凹进区域rs中。盖图案dml的底表面dmlb可以低于线结构lst的底表面。盖图案dml的底表面dmlb可以低于线结构lst下方的器件隔离层st的顶表面stt。因此，盖图案dml可以设置为完全封装线结构lst的端部en。
72.侧壁间隔件spc可以设置在芯栅极结构cgs的侧表面上，但是在线结构lst的端部
en上可以不设置间隔件。盖图案dml可以包括与侧壁间隔件spc的材料不同的材料。线结构lst的端部en可以直接用盖图案dml覆盖。具体地，线结构lst的端部en可以直接用盖图案dml的停止图案stp覆盖。例如，线结构lst的端部en可以直接用盖图案dml覆盖(例如，直接接触盖图案dml)，且侧壁间隔件spc不置于线结构lst的端部en与盖图案dml之间。在一些示例实施例中，由于停止图案stp包括氮化硅，所以可以防止位线bl的端部en暴露于氧环境。
73.器件隔离层st的凹进区域rs可以包括底切区域ucr，底切区域ucr延伸到线结构lst下方的区域。底切区域ucr可以是从凹进区域rs水平延伸的空的空间。底切区域ucr可以形成为暴露缓冲层il的底表面ilb的至少一部分。盖图案dml可以包括填充底切区域ucr的下突出部lpp。下突出部lpp的顶表面可以直接覆盖缓冲层il的底表面ilb。下突出部lpp可以与线结构lst的至少一部分竖直叠置。
74.如图4中所示，根据一些示例实施例的盖图案dml可以具有字母“l”的形状，并且可以覆盖线结构lst的端部en。因此，盖图案dml可以更有效地封装线结构lst的端部en，因此，可以更有效地防止位线bl的端部en暴露于氧环境。
75.图5和图6是各自示出根据发明构思的一些示例实施例的半导体装置的一部分(例如，图3d的m)的放大剖视图。在一些示例实施例的以下描述中，为了简洁起见，可以不再更详细地描述先前参照图4描述的元件。
76.参照图5，器件隔离层st的凹进区域rs可以包括与线结构lst的端部en相邻的内侧壁rsw。凹进区域rs的内侧壁rsw可以与线结构lst的端部en竖直对齐。盖图案dml可以直接覆盖线结构lst的端部en和凹进区域rs的内侧壁rsw。
77.与包括先前参照图4描述的示例实施例的一些示例实施例不同，一些示例实施例中的器件隔离层st的凹进区域rs可以不具有底切区域ucr。在一些示例实施例中，可以从盖图案dml中省略下突出部lpp。
78.参照图6，可以省略芯栅极结构cgs的侧表面上的侧壁间隔件spc。停止图案stp可以直接覆盖芯栅极结构cgs的侧表面。层间绝缘层ild可以设置在停止图案stp与盖图案dml之间。
79.图7、图9、图11、图13和图15是示出根据发明构思的一些示例实施例的制造半导体装置的方法的平面图。图8a、图10a、图12a、图14a和图16a分别是沿着图7、图9、图11、图13和图15的线a-a'截取的剖视图。图8b、图10b、图12b、图14b和图16b分别是沿着图7、图9、图11、图13和图15的线b-b'截取的剖视图。图8c、图10c、图12c、图14c和图16c分别是沿着图7、图9、图11、图13和图15的线c-c'截取的剖视图。图8d、图10d、图12d、图14d和图16d分别是沿着图7、图9、图11、图13和图15的线d-d'截取的剖视图。图8e、图10e、图12e、图14e和图16e分别是沿着图7、图9、图11、图13和图15的线e-e'截取的剖视图。图17、图18、图19、图20和图21是示出形成图14d的部分“n”的方法的剖视图。
80.参照图7和图8a至图8e，可以提供包括单元区域car、边界区域br和芯区域cor的基底100。可以使基底100的上部图案化，以在单元区域car上形成第一有源图案act1并且在芯区域cor上形成第二有源图案act2。
81.每个第一有源图案act1可以沿平行于基底100的顶表面的第三方向d3延伸。第一有源图案act1可以在第一方向d1和第二方向d2上二维地布置。第一有源图案act1可以在第三方向d3上彼此间隔开。
82.可以在第一有源图案act1之间形成第一沟槽tr1和第二沟槽tr2。第一沟槽tr1可以形成在在第二方向d2上彼此相邻的一对第一有源图案act1之间。第二沟槽tr2可以形成在在第三方向d3上彼此相邻的一对第一有源图案act1之间。
83.可以在单元区域car的第一有源图案act1与芯区域cor的第二有源图案act2之间形成第三沟槽tr3。第三沟槽tr3可以形成在边界区域br和芯区域cor上。
84.可以形成器件隔离层st，以填充第一沟槽tr1至第三沟槽tr3(例如，部分或完全填充第一沟槽tr1至第三沟槽tr3的所限定的体积空间)。在一些示例实施例中，可以形成器件隔离层st，以完全填充第一沟槽tr1至第三沟槽tr3并且覆盖第一有源图案act1和第二有源图案act2。可以对器件隔离层st执行平坦化工艺，以暴露第一有源图案act1的顶表面和第二有源图案act2的顶表面。
85.可以通过使单元区域car上的第一有源图案act1和器件隔离层st图案化来形成凹槽grv。当在平面图中观看时，每个凹槽grv可以是沿第二方向d2延伸的线形的空的区域。
86.凹槽grv的形成可以包括：形成包括开口的硬掩模图案；以及使用硬掩模图案作为蚀刻掩模来蚀刻第一有源图案act1和器件隔离层st的暴露部分。凹槽grv可以形成为比第一沟槽tr1浅。
87.可以在每个凹槽grv中顺序地形成栅极介电层gi、栅电极ge和栅极盖层gp。详细地，可以形成栅极介电层gi，以共形地覆盖凹槽grv的内表面。栅极介电层gi可以包括氧化硅层、氮化硅层、氮氧化硅层和/或高k介电层。
88.可以通过在栅极介电层gi上形成导电层以填充凹槽grv来形成栅电极ge。导电层可以由导电金属氮化物材料和金属材料中的至少一种形成，或者包括导电金属氮化物材料和金属材料中的至少一种。
89.可以使栅极介电层gi和栅电极ge凹进，然后可以在栅电极ge的凹进部分中形成栅极盖层gp。栅极盖层gp可以具有与第一有源图案act1的顶表面共面的顶表面。
90.可以通过对第一有源图案act1执行离子注入工艺而在第一有源图案act1的上部中形成第一源/漏区sd1和一对第二源/漏区sd2。该对第二源/漏区sd2可以在第三方向d3上彼此间隔开，且第一源/漏区sd1置于该对第二源/漏区sd2之间。在一些示例实施例中，第一源/漏区sd1和第二源/漏区sd2可以掺杂有相同的杂质。
91.可以在第一有源图案act1的定位在栅电极ge下方的部分中限定沟道区ch。当在平面图中观看时，沟道区ch可以置于第一源/漏区sd1与第二源/漏区sd2之间。可以将栅电极ge设置为面对沟道区ch的顶表面和相对的侧表面(例如，见图8b)。
92.参照图9和图10a至图10e，可以在基底100的顶表面上形成缓冲层il。换言之，可以在单元区域car、边界区域br和芯区域cor上形成缓冲层il。作为示例，缓冲层il可以是其中堆叠氧化硅层和氮氧化硅层的多层结构。可以使单元区域car上的缓冲层il图案化，以形成分别暴露第一有源图案act1的第一源/漏区sd1的第一接触孔cnh1。当形成第一接触孔cnh1时，第一源/漏区sd1的上部可以凹进。当形成第一接触孔cnh1时，在第一源/漏区sd1周围的器件隔离层st的上部也可以凹进。
93.可以在缓冲层il上顺序地形成第一导电层cl1、阻挡层bal和第二导电层cl2。第一导电层cl1、阻挡层bal和第二导电层cl2可以形成在单元区域car、边界区域br和芯区域cor上。
94.第一导电层cl1可以填充第一接触孔cnh1。换言之，第一导电层cl1可以与第一有源图案act1的第一源/漏区sd1接触。填充第一接触孔cnh1的第一导电层cl1可以用作接触部cnp。第一导电层cl1可以通过缓冲层il与第一有源图案act1的第二源/漏区sd2竖直间隔开。第一导电层cl1可以由掺杂半导体材料形成或者包括掺杂半导体材料。
95.可以将阻挡层bal形成为置于第一导电层cl1与第二导电层cl2之间。阻挡层bal可以由导电金属氮化物材料中的至少一种形成，或者包括导电金属氮化物材料中的至少一种。第二导电层cl2可以由金属材料中的至少一种形成或者包括金属材料中的至少一种。阻挡层bal可以防止或抑制第二导电层cl2中的金属材料扩散到第一导电层cl1中。
96.参照图11和图12a至图12e，可以在第二导电层cl2上形成第一掩模图案mp1。可以将第一掩模图案mp1形成为完全覆盖单元区域car。第一掩模图案mp1的边缘可以与边界区域br叠置。芯区域cor上的第一掩模图案mp1可以限定芯栅极结构cgs。详细地，第一掩模图案mp1的形成可以包括在第二导电层cl2上形成第一掩模层以及使用光刻工艺使第一掩模层图案化。
97.可以使用第二导电层cl2、阻挡层bal、第一导电层cl1和缓冲层il上的第一掩模图案mp1作为蚀刻掩模来蚀刻第二导电层cl2、阻挡层bal、第一导电层cl1和缓冲层il。因此，可以暴露器件隔离层st的未被第一掩模图案mp1覆盖的部分(例如，见图12d和图12e)。
98.可以通过使用第一掩模图案mp1对缓冲层il、第一导电层cl1、阻挡层bal和第二导电层cl2进行图案化来在单元区域car和边界区域br上形成板结构pls。当在平面图中观看时，板结构pls可以具有矩形板形状。板结构pls可以与单元区域car完全叠置。板结构pls的边缘可以与边界区域br的至少一部分叠置。
99.可以通过使用第一掩模图案mp1对缓冲层il、第一导电层cl1、阻挡层bal和第二导电层cl2进行图案化来在第二有源图案act2上形成芯栅极结构cgs。芯栅极结构cgs可以包括顺序地堆叠在第二有源图案act2上的芯栅极绝缘层cgi、导电图案cp、阻挡图案bp、芯栅电极cge和第一掩模图案mp1。
100.可以在板结构pls的定位在边界区域br上的端部en(或侧表面)上形成侧壁间隔件spc。也可以在芯栅极结构cgs的侧表面上形成侧壁间隔件spc。侧壁间隔件spc的形成可以包括在基底100上形成间隔件层以及各向异性地蚀刻间隔件层。侧壁间隔件spc可以由氧化硅形成或者包括氧化硅。
101.参照图13和图14a至图14e，可以通过使单元区域car上的板结构pls图案化来形成沿第一方向d1延伸并且彼此平行的线结构lst。线结构lst可以从单元区域car延伸到边界区域br。可以在线结构lst的定位在边界区域br上的端部en上形成盖图案dml。
102.详细地，线结构lst和盖图案dml的形成可以包括：在基底100上形成停止层和第二掩模层；使用光刻工艺从第二掩模层形成第二掩模图案mp2；以及使用第二掩模图案mp2作为蚀刻掩模来使板结构pls图案化。
103.可以通过使用单元区域car上的第二掩模图案mp2作为蚀刻掩模分别使停止层、第一掩模图案mp1、第二导电层cl2、阻挡层bal和第一导电层cl1顺序地图案化来形成停止图案stp、第一掩模图案mp1、位线bl、阻挡图案bp和导电图案cp。顺序地堆叠在单元区域car的缓冲层il上的导电图案cp、阻挡图案bp、位线bl和掩模图案mp可以形成线结构lst。换言之，可以使用单元区域car上的第二掩模图案mp2以从板结构pls形成多个线结构lst。当在平面
图中观看时，每条位线bl可以延伸为与栅电极ge交叉。
104.线结构lst的导电图案cp可以包括分别填充第一接触孔cnh1的接触部cnp。导电图案cp可以通过接触部cnp连接到第一源/漏区sd1。换言之，位线bl可以通过导电图案cp电连接到第一源/漏区sd1。
105.边界区域br上的第二掩模图案mp2可以用作盖图案dml的一部分。盖图案dml可以覆盖线结构lst的端部en。盖图案dml可以防止位线bl在用于形成位线bl的图案化工艺期间暴露于氧环境。
106.芯区域cor上的第二掩模图案mp2可以具有板形状，并且可以与芯区域cor完全叠置。也就是说，第二掩模图案mp2可以覆盖芯栅极结构cgs的顶表面。
107.可以在覆盖线结构lst和线结构lst的端部en的每个盖图案dml的相对侧表面上形成一对间隔件sp(例如，见图14a和图14e)。间隔件sp的形成可以包括在基底100上共形地形成间隔件层以及各向异性地蚀刻间隔件层。
108.参照图15和图16a至图16e，可以对基底100的整个表面执行使用间隔件sp和掩模图案mp作为蚀刻掩模的蚀刻工艺，以形成分别暴露第二源/漏区sd2的第二接触孔cnh2。详细地，第二接触孔cnh2可以形成为穿透缓冲层il，并且可以延伸到低于基底100的顶表面的水平。当形成第二接触孔cnh2时，第二源/漏区sd2的上部可以凹进。当形成第二接触孔cnh2时，器件隔离层st的靠近第二源/漏区sd2的上部也可以凹进。第二接触孔cnh2可以在边界区域br上形成在盖图案dml的两侧处(例如，见图16e)。
109.可以在线结构lst中的相邻的线结构lst之间形成绝缘栅栏ifs。也可以在盖图案dml中的相邻的盖图案dml之间形成绝缘栅栏ifs。绝缘栅栏ifs可以不与第二接触孔cnh2叠置，并且可以暴露第二接触孔cnh2。
110.可以通过用导电材料填充第二接触孔cnh2来分别在第二接触孔cnh2中形成接触件cnt。接触件cnt可以连接到第二源/漏区sd2。详细地，可以在基底100上形成导电材料，然后，可以使导电材料凹进，使得导电材料的顶表面低于绝缘栅栏ifs的顶表面。因此，导电材料可以通过绝缘栅栏ifs而被分成分别形成在第二接触孔cnh2中的接触件cnt。线结构lst中的相邻的线结构lst之间的接触件cnt和绝缘栅栏ifs可以沿第一方向d1交替地布置。
111.填充第二接触孔cnh2的导电材料可以是掺杂半导体材料。例如，导电材料可以包括掺杂多晶硅。掺杂半导体材料可以形成为填充第二接触孔cnh2，然后，掺杂半导体材料中的杂质可以扩散到第二源/漏区sd2中。可以使用金相(metallurgical)工艺执行杂质的扩散。
112.填充边界区域br上的第二接触孔cnh2的导电材料可以形成虚设接触件dcnt。虚设接触件dcnt可以是与器件隔离层st的上部接触的虚设元件。
113.返回参照图2和图3a至图3e，可以分别在单元区域car的接触件cnt上形成接合垫lp。详细地，可以在接触件cnt和绝缘栅栏ifs上形成金属层。可以通过使金属层图案化来形成接合垫lp。可以通过用绝缘材料填充接合垫lp之间的空间来形成绝缘图案inp。
114.可以分别在接合垫lp上形成数据存储元件ds。数据存储元件ds的形成可以包括：在接合垫lp上形成底部电极；形成介电层，以覆盖底部电极；以及在介电层上形成顶部电极。尽管未示出，但是可以在数据存储元件ds上形成一个或更多个互连层(例如，第一互连层、第二互连层、第三互连层、第四互连层等)。
115.在下文中，将参照图17至图21更详细地描述图14d中所示的在边界区域br上形成盖图案dml的方法。
116.参照图17，可以提供图12d的结构。详细地，板结构pls的边缘可以设置在边界区域br的器件隔离层st上。例如，板结构pls的端部en可以定位在边界区域br的器件隔离层st上。芯栅极结构cgs的边缘可以设置在芯区域cor的器件隔离层st上。侧壁间隔件spc可以分别设置在板结构pls的端部en上和芯栅极结构cgs的侧表面上。
117.参照图18，可以形成第一蚀刻掩模图案cop以覆盖芯区域cor并暴露边界区域br和单元区域car。可以使用光刻工艺来形成第一蚀刻掩模图案cop。第一蚀刻掩模图案cop可以覆盖芯栅极结构cgs。第一蚀刻掩模图案cop可以暴露板结构pls。
118.可以执行使用第一蚀刻掩模图案cop的第一蚀刻工艺，以去除位于板结构pls上的侧壁间隔件spc。在去除侧壁间隔件spc期间，可以蚀刻边界区域br上的器件隔离层st的上部。由于器件隔离层st的上部被蚀刻，所以可以形成凹进区域rs。凹进区域rs的底部可以低于板结构pls下方的器件隔离层st的顶表面stt。同时，板结构pls可以由第一掩模图案mp1保护，因此，在第一蚀刻工艺期间可以不蚀刻板结构pls。
119.在一些示例实施例中，第一蚀刻工艺可以包括使用能够选择性地蚀刻(例如，被配置为选择性地蚀刻)氧化硅的蚀刻剂执行的湿法蚀刻工艺。作为示例，可以使用缓冲氢氟酸溶液(bhf)或氢氟酸溶液(hf)来执行湿法蚀刻工艺。在第一蚀刻工艺期间，器件隔离层st的上部中的凹进区域rs可以水平扩展，结果，可以形成底切区域ucr。底切区域ucr可以与板结构pls竖直叠置。可以形成底切区域ucr以暴露缓冲层il的底表面ilb。
120.在一些示例实施例中，第一蚀刻工艺可以包括干法蚀刻工艺。详细地，第一蚀刻掩模图案cop可以形成为狭缝的形状，以仅暴露边界区域br并且覆盖芯区域cor和单元区域car。可以通过干法蚀刻工艺各向异性地蚀刻由第一蚀刻掩模图案cop暴露的所有层。结果，如先前参照图5所描述的，线结构lst的端部en可以与凹进区域rs的内侧壁rsw竖直对齐。在使用各向异性蚀刻工艺的情况下，能够整齐地去除在边界区域br的器件隔离层st附近形成的导致第一蚀刻工艺失败的所有残留物。
121.参照图19，可以选择性地去除第一蚀刻掩模图案cop。可以在基底100上共形地形成停止层stl。停止层stl可以覆盖板结构pls的端部en。停止层stl可以覆盖边界区域br上的器件隔离层st的顶表面。停止层stl可以覆盖芯栅极结构cgs和侧壁间隔件spc。
122.停止层stl可以部分地填充凹进区域rs和底切区域ucr。例如，停止层stl可以覆盖缓冲层il的暴露的底表面ilb。在一些示例实施例中，停止层stl可以包括氮化硅层。
123.可以在停止层stl上形成层间绝缘层ild。层间绝缘层ild可以填充芯栅极结构cgs与板结构pls之间的空间。可以对层间绝缘层ild执行平坦化工艺以暴露停止层stl的最高的表面。
124.参照图20，可以形成第二蚀刻掩模图案sop，以仅暴露边界区域br并覆盖芯区域cor和单元区域car。例如，第二蚀刻掩模图案sop可以暴露层间绝缘层ild的放置在凹进区域rs上的部分。
125.可以执行使用第二蚀刻掩模图案sop的第二蚀刻工艺，以去除层间绝缘层ild的由第二蚀刻掩模图案sop暴露的部分。第二蚀刻工艺可以包括使用能够选择性地蚀刻氧化硅的蚀刻剂执行的湿法蚀刻工艺。因此，可以将凹进区域rs和底切区域ucr中的层间绝缘层
ild去除干净。只有停止层stl可以留在凹进区域rs和底切区域ucr中。
126.作为第二蚀刻工艺的结果，覆盖板结构pls的端部en的停止层stl可以暴露于外部。可以完全去除停止层stl上的氧化物层(例如，层间绝缘层ild)。
127.参照图21，可以选择性地去除第二蚀刻掩模图案sop。可以在停止层stl上形成第二掩模层mal。在一些示例实施例中，第二掩模层mal可以包括氮化硅层。
128.可以将第二掩模层mal设置为完全填充凹进区域rs和底切区域ucr。填充底切区域ucr的第二掩模层mal可以用作先前参照图4描述的下突出部lpp。
129.此后，返回参照图13、图14d和图14e，可以对第二掩模层mal进行图案化以形成第二掩模图案mp2。可以通过使用第二掩模图案mp2作为蚀刻掩模对板结构pls进行图案化来形成线结构lst。
130.在比较示例中，如图17中所示，侧壁间隔件spc可以留在板结构pls的端部en上，并且在这种情况下，在使板结构pls图案化的工艺期间，第二导电层cl2会暴露于由侧壁间隔件spc造成的氧环境。如果第二导电层cl2在其图案化工艺期间暴露于氧环境，则位线bl会形成为具有减小的线宽，并且在某些情况下，会发生其中位线bl没有延伸到边界区域br的工艺缺陷。
131.相比之下，根据发明构思的一些示例实施例，由于构成盖图案dml的第二掩模层mal和停止层stl全部包括氮化硅层，所以在板结构pls的端部en附近可以不形成任何氧化物层。具体地，由于板结构pls的端部en被第二掩模层mal和停止层stl完全封装，所以能够防止板结构pls的端部en在使第二导电层cl2图案化的工艺期间暴露于氧环境。因此，能够防止位线bl的线宽减小并使位线bl稳定地延伸到边界区域br。结果，可以改善半导体装置的可靠性。
132.根据发明构思的一些示例实施例，可以设置盖图案以封装线结构在边界区域上的端部。盖结构可以防止线结构的位线暴露于氧环境，并且在这种情况下，能够减少或防止工艺缺陷(例如，可能由这种暴露引起的工艺缺陷)的发生(诸如位线的线宽的减小)。结果，能够至少部分地基于将线结构在边界区域上的端部封装的盖图案来改善半导体装置的可靠性。
133.尽管已经具体示出并描述了发明构思的一些示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

技术特征：
1.一种半导体装置，所述半导体装置包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案和第二有源图案具有至少部分地限定第一有源图案与第二有源图案之间的沟槽的相应的相对的侧壁表面；器件隔离层，位于边界区域上，器件隔离层填充第一有源图案与第二有源图案之间的沟槽；线结构，位于第一有源图案上，线结构从单元区域延伸到边界区域；以及盖图案，覆盖线结构的位于边界区域上的端部，其中，器件隔离层包括至少部分地限定与线结构的端部相邻的凹进区域的一个或更多个内表面，其中，盖图案沿着线结构的端部延伸到凹进区域中，并且其中，器件隔离层的顶表面位于线结构与盖图案的底表面之间。2.根据权利要求1所述的半导体装置，其中，凹进区域包括水平延伸的底切区域，盖图案包括填充底切区域的下突出部，并且下突出部位于线结构下方并且与线结构的至少一部分竖直叠置。3.根据权利要求1所述的半导体装置，所述半导体装置还包括：栅电极，位于第一有源图案的上部的凹槽中，栅电极位于第一有源图案的第一源/漏区与第一有源图案的第二源/漏区之间；接触插塞，位于第二源/漏区上；以及数据存储元件，位于接触插塞上，其中，第一源/漏区电连接到线结构。4.根据权利要求3所述的半导体装置，其中，数据存储元件包括电容器。5.根据权利要求3所述的半导体装置，所述半导体装置还包括位于盖图案的侧部处的虚设接触插塞。6.根据权利要求1所述的半导体装置，其中，线结构沿与基底的顶表面平行地延伸的第一方向延伸，盖图案沿第一方向延伸，并且盖图案与线结构在第一方向上至少部分地叠置。7.根据权利要求1所述的半导体装置，所述半导体装置还包括：芯栅极结构，位于第二有源图案上；以及侧壁间隔件，位于芯区域上，以覆盖芯栅极结构的侧表面，其中，线结构的端部被盖图案直接覆盖，且侧壁间隔件不在线结构的端部与盖图案之间。8.根据权利要求7所述的半导体装置，其中，盖图案包括停止图案和掩模图案，并且停止图案和掩模图案从单元区域穿过边界区域延伸到芯区域，以覆盖线结构、芯栅极结构和器件隔离层。9.根据权利要求8所述的半导体装置，其中，停止图案和掩模图案包括氮化硅。
10.根据权利要求1所述的半导体装置，其中，线结构包括顺序地堆叠在单元区域的缓冲层上的导电图案、阻挡图案和位线。11.一种半导体装置，所述半导体装置包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案和第二有源图案具有至少部分地限定第一有源图案与第二有源图案之间的沟槽的相应的相对的侧壁表面；器件隔离层，位于边界区域上，器件隔离层填充第一有源图案与第二有源图案之间的沟槽；线结构，位于第一有源图案上，线结构从单元区域延伸到边界区域；芯栅极结构，位于第二有源图案上；侧壁间隔件，位于芯区域上，以覆盖芯栅极结构的侧表面；以及盖图案，位于边界区域上，以覆盖线结构的端部，其中，盖图案包括与侧壁间隔件的材料不同的材料。12.根据权利要求11所述的半导体装置，其中，侧壁间隔件包括氧化硅，并且盖图案包括氮化硅。13.根据权利要求11所述的半导体装置，其中，器件隔离层的顶表面位于线结构与盖图案的底表面之间。14.根据权利要求13所述的半导体装置，其中，盖图案包括延伸到线结构下方的区域的下突出部，并且下突出部与线结构的至少一部分竖直叠置。15.根据权利要求11所述的半导体装置，其中，线结构的端部被盖图案封装并且不被侧壁间隔件封装。16.一种半导体装置，所述半导体装置包括：基底，包括：单元区域，包括第一有源图案；芯区域，包括第二有源图案；以及边界区域，位于单元区域与芯区域之间，其中，第一有源图案具有在与基底的顶表面平行地延伸的第一方向上的纵轴，并且包括在第一方向上彼此间隔开的第一源/漏区和第二源/漏区，第一源/漏区和第二源/漏区具有至少部分地限定第一有源图案的第一源/漏区与第一有源图案的第二源/漏区之间的凹槽的相应的相对的侧壁表面；栅电极，位于限定在第一有源图案的第一源/漏区与第一有源图案的第二源/漏区之间的凹槽中，并且沿不同于第一方向的第二方向延伸；栅极介电层，位于栅电极与第一有源图案之间；栅极盖层，位于栅电极上，以填充凹槽；器件隔离层，位于基底上，以限定第一有源图案和第二有源图案；缓冲层，位于单元区域上；线结构，位于缓冲层上，以与第一有源图案交叉且沿与第二方向交叉的第三方向延伸，并且从单元区域延伸到边界区域，线结构包括：第一导电图案，穿透缓冲层并结合到第一源/漏区；位线，位于第一导电图案上；以及第一阻挡图案，位于位线与第一导电图案之间；一对间隔件，分别位于线结构的相对的侧表面上；
接触插塞，结合到第二源/漏区；接合垫，位于接触插塞上；数据存储元件，位于接合垫上；芯栅极结构，位于第二有源图案上，芯栅极结构包括：第二导电图案，对应于第一导电图案；第二阻挡图案，对应于第一阻挡图案；以及芯栅电极，对应于位线；侧壁间隔件，位于芯栅极结构的侧表面上；以及盖图案，覆盖线结构的位于边界区域上的端部。17.根据权利要求16所述的半导体装置，其中，所述一对间隔件从线结构的相对的侧表面延伸到盖图案的相对的侧表面。18.根据权利要求16所述的半导体装置，其中，盖图案包括与侧壁间隔件的材料不同的材料。19.根据权利要求16所述的半导体装置，其中，器件隔离层的顶表面位于线结构与盖图案的底表面之间。20.根据权利要求16所述的半导体装置，其中，数据存储元件包括电容器。

技术总结
公开了一种半导体装置。所述半导体装置包括：基底，包括分别具有第一有源图案和第二有源图案的单元区域和芯区域以及位于单元区域与芯区域之间的边界区域，第一有源图案和第二有源图案具有至少部分地限定第一有源图案与第二有源图案之间的沟槽的相应的相对的侧壁表面；器件隔离层，位于边界区域上，以填充沟槽；线结构，位于第一有源图案上并且从单元区域延伸到边界区域；以及盖图案，覆盖线结构的位于边界区域上的端部。器件隔离层包括至少部分地限定与线结构的端部相邻的凹进区域的一个或更多个内表面，并且盖图案沿着线结构的端部延伸到凹进区域中。器件隔离层的顶表面位于线结构与盖图案的底表面之间。线结构与盖图案的底表面之间。线结构与盖图案的底表面之间。


技术研发人员：洪智硕 吕晟溱 洪润基
受保护的技术使用者：三星电子株式会社
技术研发日：2022.08.26
技术公布日：2023/7/22