存储器装置及其制造方法与流程

1.本公开的各种实施方式涉及存储器装置和制造该存储器装置的方法，更具体地，涉及一种具有三维(3d)结构的存储器装置和制造该存储器装置的方法。


背景技术：

2.存储器装置可被分类为：易失性存储器装置，其中当供电中断时所存储的数据丢失；以及非易失性存储器装置，其中即使当供电中断时也保留所存储的数据。
3.非易失性存储器装置的示例可包括nand闪存、nor闪存、电阻存储器(电阻随机存取存储器：reram)、相变随机存取存储器(pram)、磁阻存储器(mram)、铁电存储器(fram)、自旋转移矩存储器(stt-ram)等。


技术实现要素：

4.本公开的实施方式可提供一种存储器装置。该存储器装置可包括：多个存储块，所述多个存储块形成在源极线上，所述多个存储块通过狭缝分离；源极触点，其形成在狭缝中；多条正常位线，所述多条正常位线平行布置在存储块上方，所述多条正常位线在第一方向上间隔开并且在第二方向上延伸；多个虚设组，所述多个虚设组设置在多条正常位线之间，所述多个虚设组中的每一个包括虚设位线；第一虚设焊盘，其在第一方向上延伸并且接触多个虚设组的端部；第一上触点，其形成在第一虚设焊盘上；以及下触点，其形成在虚设位线和源极触点之间。
5.本公开的实施方式可提供一种制造存储器装置的方法。该方法可包括以下步骤：形成设置在源极线上并通过狭缝彼此分离的存储块；在狭缝中形成源极触点；形成与源极触点和多个存储块的区域交叠的下触点以及第一层间绝缘层；在第一层间绝缘层和下触点上形成第一图案，该第一图案被配置为通过多个主开口和多个虚设开口暴露下触点和第一层间绝缘层的部分，多个虚设开口的长度比多个主开口的长度短；在第一图案的侧表面上形成多个第一间隔物；去除第一图案并允许多个第一间隔物保留；在多个第一间隔物的侧表面上形成多个第二间隔物；去除多个第一间隔物并允许多个第二间隔物保留；在多个第二间隔物之间形成位线图案；通过去除多个第二间隔物来形成多条正常位线和多条虚设位线；在比位线图案的剩余部分宽的位线图案的一部分上形成上触点；以及在上触点上形成被提供有源极电压的导电层。
附图说明
6.图1是示出根据本公开的实施方式的存储器装置的图。
7.图2是示出存储器单元阵列的图。
8.图3是示出存储块的电路图。
9.图4是示出根据本公开的实施方式的存储器装置的结构的图。
10.图5是示出根据本公开的实施方式的存储器装置的布局的平面图。
11.图6a至图6h是示出根据本公开的实施方式的存储器装置的制造方法的平面图。
12.图7a至图7h是基于沿着线i-i’截取的截面示出根据本公开的实施方式的存储器装置的制造方法的示图。
13.图8a至图8h是基于沿着线ii-ii’截取的截面示出根据本公开的实施方式的存储器装置的制造方法的示图。
14.图9是示出应用了根据本公开的存储器装置的存储卡系统的图。
15.图10是示出应用了根据本公开的存储器装置的固态驱动器(ssd)系统的图。
具体实施方式
16.本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述被举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按照各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。
17.本公开的各种实施方式涉及一种存储器装置和制造存储器装置的方法，其可通过加宽向源极线传送源极电压的虚设位线的区域来减小传输源极电压的路径的电阻。
18.图1是示出根据本公开的实施方式的存储器装置的图。
19.参照图1，存储器装置1100可包括存储数据的存储器单元阵列110以及可执行编程操作、读操作或擦除操作的外围电路120至170。
20.存储器单元阵列110可包括存储数据的多个存储块。各个存储块包括存储器单元，其可被实现为存储器单元在垂直方向上层叠在基板上的三维(3d)结构。
21.外围电路120至170可包括行解码器120、电压发生器130、页缓冲器组140、列解码器150、输入/输出电路160和控制逻辑电路170。
22.行解码器120可响应于行地址radd从包括在存储器单元阵列110中的存储块当中选择一个存储块，并且可将操作电压vop发送至所选存储块。
23.电压发生器130可响应于操作码opcd而生成和输出各种操作所需的操作电压vop。例如，电压发生器130可生成编程电压、读电压、擦除电压、通过电压、导通电压、接地电压等，并且电压发生器130可响应于操作码opcd而选择性地输出所生成的电压。
24.页缓冲器组140可通过位线联接到存储器单元阵列110。例如，页缓冲器组140可包括联接到各个位线的页缓冲器。页缓冲器可响应于页缓冲器控制信号pbsig而同时操作，并且可在编程操作、读操作或验证操作期间暂时存储数据。页缓冲器可在读操作或验证操作期间感测随存储器单元的阈值电压变化的位线的电流。
25.列解码器150可响应于列地址cadd在输入/输出电路160和页缓冲器组140之间传送数据data。
26.输入/输出电路160可通过输入/输出线io联接到外部装置。例如，外部装置可以是可向存储器装置1100发送命令cmd、地址add或数据data的控制器。输入/输出电路160可通过输入/输出线io接收/输出命令cmd、地址add和数据data。例如，输入/输出电路160可将通过输入/输出线io从外部装置接收的命令cmd和地址add发送至控制逻辑电路170，并且输入/输出电路160可将通过输入/输出线io从外部装置接收的数据data发送至列解码器150。输入/输出电路160可通过输入/输出线io将从列解码器150接收的数据data输出至外部装置。
27.控制逻辑电路170可响应于命令cmd和地址add而输出操作码opcd、行地址radd、页缓冲器控制信号pbsig和列地址cadd。例如，控制逻辑电路170可包括响应于命令cmd而执行算法的软件以及输出地址add和各种控制信号的硬件。
28.图2是示出存储器单元阵列的图。
29.参照图2，存储器单元阵列110可包括第一存储块1blk至第k存储块kblk(其中k是正整数)。第一存储块1blk至第k存储块kblk中的每一个可包括在垂直方向d3上层叠在基板上的多个存储器单元。第一存储块1blk至第k存储块kblk可设置在源极线sl和位线bl之间。例如，假设位线bl被布置为在第一方向d1上彼此间隔开并且形成为在垂直于第一方向d1的第二方向d2上延伸，第一存储块1blk至第k存储块kblk可被设置为在第二方向d2上彼此间隔开。包括在第一存储块1blk至第k存储块kblk中的每一个中的存储器单元可布置在第一方向d1和第二方向d2上并且可层叠在第三方向d3上。
30.第一存储块1blk至第k存储块kblk可通过狭缝slt彼此分离，各个狭缝slt具有沟槽形状。在各个狭缝slt中，可形成由导电材料制成的源极触点sct。由于包括在存储块中的选通线也由导电材料制成，所以绝缘层可形成在各个源极触点sct和存储块之间。
31.位线bl可包括正常位线nbl和虚设位线dbl。正常位线nbl可联接到包括在第一存储块1blk至第k存储块kblk中的串以及页缓冲器组(例如，图1的140)，虚设位线dbl不联接到串以及页缓冲器组(例如，图1的140)。一些虚设位线dbl可用于将源极电压传送至源极线sl，其它虚设位线dbl可保持浮置。当由电压发生器(例如，图1的130)生成的源极电压施加到用于传送源极电压的虚设位线dbl时，虚设位线dbl可通过源极触点sct将源极电压传输至源极线sl。换言之，传输源极电压的虚设位线dbl可将供应源极电压的触点和源极触点sct彼此电连接。
32.图3是示出存储块的电路图。
33.参照图3，第一至第k存储块(例如，图2的1blk至kblk)可按相同的方式配置，因此，作为示例示出第k存储块kblk。
34.第k存储块kblk可包括联接在第一位线bl1至第n位线bln与源极线sl之间的串st。由于第一位线bl1至第n位线bln在第二方向d2上延伸并且被布置为在第一方向d1上彼此间隔开，所以串st也可被布置为在第一方向d1和第二方向d2上彼此间隔开。例如，串st可布置在第一位线bl1和源极线sl之间，并且串st可布置在第二位线bl2和源极线sl之间。这样，串st可布置在第n位线bln和源极线sl之间。串st可在第三方向d3上延伸。联接到串st的第一位线bl1至第n位线bln可以是正常位线nbl。
35.下面将作为示例描述联接到第n位线bln的任一个串st。详细地，串st可包括第一源极选择晶体管sst1至第三源极选择晶体管sst3、第一存储器单元mc1至第i存储器单元mci以及第一漏极选择晶体管dst1至第三漏极选择晶体管dst3。由于为了更好理解存储块的结构而示出图3所示的第k存储块kblk，所以包括在各个串st中的源极选择晶体管、存储器单元和漏极选择晶体管的数量可根据存储器装置而改变。
36.包括在不同串st中的第一源极选择晶体管sst1至第三源极选择晶体管sst3的栅极可联接到第一源极选择线ssl1至第三源极选择线ssl3，第一存储器单元mc1至第i存储器单元mci的栅极可联接到第一字线wl1至第i字线wli，第一漏极选择晶体管dst1至第三漏极选择晶体管dst3的栅极可联接到第11漏极选择线dsl11、第12漏极选择线dsl12、第21漏极
选择线dsl21、第22漏极选择线dsl22、第31漏极选择线dsl31和第32漏极选择线dsl32。
37.例如，第一源极选择线ssl1可共同联接到布置在距基板相同距离处的第一源极选择晶体管sst1。换言之，形成在同一层上的第一源极选择晶体管sst1可共同联接到第一源极选择线ssl1。这样，形成在与第一源极选择晶体管sst1不同的层上的第二源极选择晶体管sst2可共同联接到第二源极选择线ssl2，形成在与第二源极选择晶体管sst2不同的层上的第三源极选择晶体管sst3可共同联接到第三源极选择线ssl3。第一源极选择线ssl1至第三源极选择线ssl3可分别形成在不同的层上。
38.以上述方式，形成在同一层上的第i存储器单元mci可共同联接到第i字线wli，并且第一字线wl1至第i字线wli可分别形成在不同的层上。包括在不同串st中并且联接到同一字线的一组存储器单元可以是页(pg)。
39.包括在不同串st中的第一漏极选择晶体管dst1至第三漏极选择晶体管dst3可联接到彼此分离的漏极选择线。详细地，布置在第一方向d1上的第一漏极选择晶体管dst1至第三漏极选择晶体管dst3可分别联接到相同的漏极选择线，并且布置在第二方向d2上的第一漏极选择晶体管dst1至第三漏极选择晶体管dst3可联接到彼此分离的漏极选择线。例如，一些第一漏极选择晶体管dst1可联接到第11漏极选择线dsl11，剩余的第一漏极选择晶体管dst1可联接到第12漏极选择线dsl12。第12漏极选择线dsl12可以是与第11漏极选择线dsl11分离的线。因此，施加到第11漏极选择线dsl11的电压可不同于施加到第12漏极选择线dsl12的电压。这样，一些第二漏极选择晶体管dst2可联接到第21漏极选择线dsl21，剩余的第二漏极选择晶体管dst2可联接到第22漏极选择线dsl22。一些第三漏极选择晶体管dst3可联接到第31漏极选择线dsl31，剩余的第三漏极选择晶体管dst3可联接到第32漏极选择线dsl32。
40.图4是示出根据本公开的实施方式的存储器装置的结构的图。
41.参照图4，根据本实施方式的存储器装置可包括用于源极线sl的第一导电层1cd、源极触点sct、下触点ctb、虚设位线dbl、上触点ctu和第二导电层2cd。第一导电层1cd可形成在基板上，并且可由多晶硅制成或者由诸如钨或镍的金属材料制成。尽管图中未示出，多个存储块(未示出)可形成在第一导电层1cd上，并且可通过狭缝slt彼此分离。当狭缝slt形成为在第一方向d1上延伸时，多个存储块(未示出)可被布置为在第二方向d2上彼此间隔开。狭缝slt可形成为多个存储块之间的沟槽的形状，并且源极触点sct可形成在狭缝slt中。源极触点sct可由导电层或金属层形成，并且可接触狭缝slt下方暴露的第一导电层1cd。由于源极触点sct由导电层或金属层形成，所以绝缘层(未示出)可形成在源极触点sct和存储块之间。
42.下触点ctb可形成在源极触点sct上。下触点ctb可由导电层或金属层形成。正常位线nbl和虚设位线dbl可布置在下触点ctb上，并且在这些位线当中，虚设位线dbl可接触下触点ctb。正常位线nbl可形成在与虚设位线dbl相同的平面中，但可能不接触下触点ctb。因此，源极线sl可通过源极触点sct电连接到虚设位线dbl。在虚设位线dbl当中，一些线可浮置，而非联接到下触点ctb。正常位线nbl和虚设位线dbl可被布置为彼此平行。例如，正常位线nbl和虚设位线dbl可形成为在第一方向d1上彼此间隔开并且在第二方向d2上延伸的线的形状。
43.上触点ctu可形成在虚设位线dbl当中具有相对大的宽度的线上。例如，正常位线
nbl可具有均匀的宽度和高度，并且正常位线nbl的长度可根据联接到页缓冲器组(例如，图1的140)的区域而彼此不同。虚设位线dbl的高度可等于正常位线nbl的高度，但虚设位线dbl的宽度可根据区域而彼此不同。例如，在虚设位线dbl当中，布置在与正常位线nbl相邻的区域中的一些虚设位线dbl可具有与正常位线nbl相同的宽度。在虚设位线dbl当中，布置在宽度与正常位线nbl相同的线之间的区域中的一些虚设位线dbl的宽度可大于正常位线nbl的宽度。相对大的虚设位线dbl的宽度可形成为等于或大于上触点ctu的宽度。
44.上触点ctu可形成在虚设位线dbl当中具有相对大的宽度的线上。上触点ctu可由导电层或金属层形成。第二导电层2cd可形成在上触点ctu上。第二导电层2cd可以是被供应有从电压发生器(例如，图1的130)输出的源极电压vsl的线。源极电压vsl可基于电压发生器(例如，图1的130)而具有各种电平。例如，源极电压vsl可以是正电压、负电压或接地电压。因此，当源极电压vsl被供应给第二导电层2cd时，源极电压vsl可通过第二导电层2cd、上触点ctu、虚设位线dbl、下触点ctb和源极触点sct传送至用于源极线sl的第一导电层1cd。
45.在本实施方式中，可通过修改虚设位线dbl的布局来确保上触点ctu和虚设位线dbl之间的叠加裕度，并且可通过使用双间隔物构图方法形成虚设位线dbl来简化制造方法。
46.双间隔物构图方法可与单间隔物构图方法进行比较。单间隔物构图方法可以是使用单次曝光技术形成微电路的图案的技术，但是由于曝光技术的物理限制，单间隔物构图方法在增加集成度的能力上受到限制。双间隔物构图方法可以是用于克服单间隔物构图方法的限制的技术，并且可被配置为沿着基础图案的侧壁形成间隔物图案，并且使用该间隔物图案作为基础图案再次形成具有更小间距的间隔物图案。
47.图5是示出根据本公开的实施方式的存储器装置的布局的平面图。
48.参照图5，虚设位线dbl可设置在正常位线nbl之间。虚设位线dbl和正常位线nbl可在连接区域rgn和单元区域rgc中在第二方向d2上延伸。连接区域rgn可以是未形成存储器单元的区域，单元区域rgc可以是形成有存储器单元的区域。例如，与存储器单元阵列的边缘对应的区域可以是连接区域rgn，并且从存储器单元阵列的边缘到存储器单元阵列的中央的内区域可以是单元区域rgc。正常位线nbl可各自具有第一宽度1w，并且可被布置为在第一方向d1上彼此平行。正常位线nbl可将包括在存储块中的串(例如，图3的st)电连接到页缓冲器组(例如，图1的140)。因此，可影响存储在存储器单元中的数据或要存储在其中的数据的电压或电流可通过正常位线nbl传输。例如，在编程操作期间，存储器单元可根据施加到正常位线nbl的电压被编程或维持在擦除状态，并且在验证操作期间，可根据正常位线nbl的电压或电流感测存储器单元中的数据。
49.与正常位线nbl不同，虚设位线dbl不影响存储器单元中的数据。一些虚设位线dbl可用于将源极电压传送至源极触点sct。根据本实施方式，虚设位线dbl可包括第一虚设组1dg至第三虚设组3dg。第一虚设组1dg至第三虚设组3dg可布置在第一方向d1上。例如，第一虚设组1dg和第二虚设组2dg可被布置为关于第三虚设组3dg彼此对称。第一虚设组1dg可设置在正常位线nbl和第三虚设组3dg之间，并且第二虚设组2dg可设置在第三虚设组3dg和正常位线nbl之间。
50.第一虚设组1dg至第三虚设组3dg中的每一个可包括外线51、中间线52和内线53。
外线51、中间线52和内线53可被布置为在第一方向1d上彼此平行。可在相邻虚设组之间共享相邻虚设组之间的外线51。
51.设置在第一虚设组1dg的右侧的外线51可与设置在第三虚设组3dg的左侧的外线51相同，并且设置在第三虚设组3dg的右侧的外线51可与设置在第二虚设组2dc的左侧的外线51相同。
52.包括在第一虚设组1dg至第三虚设组3dg中的外线51的上端部(即，第二方向d2上的端部)可共同接触在第一方向d1上延伸的第一虚设焊盘1dpa。由于第一虚设焊盘1dpa可布置在沿第二方向d2延伸的虚设位线dbl的端部上，所以第一虚设焊盘1dpa可形成在连接区域rgn中。与各个上触点ctu相比，第一虚设焊盘1dpa的尺寸可更大。具体地，第一虚设焊盘1dpa的宽度和长度可大于各个上触点ctu的宽度和长度，因为多个上触点ctu可形成在第一虚设焊盘1dpa上。
53.包括在第一虚设组1dg至第三虚设组3dg中的中间线52的上端部可接触在第一虚设焊盘1dpa和内线53之间在第二方向d2上延伸的延伸线54。即，包括在第一虚设组1dg至第三虚设组3dg中的每一个中的中间线52可通过对应延伸线54彼此联接。各条延伸线54可仅联接到中间线52，并且可被设置为与第一虚设焊盘1dpa和内线53间隔开。
54.包括在第一虚设组1dg至第三虚设组3dg中的各条内线53可形成为单条线，并且可在由中间线52和延伸线54包围的部分中具有线的形状。
55.包括在第一虚设组1dg至第三虚设组3dg当中的第三虚设组3dg中的内线53的宽度可大于包括在第一虚设组1dg和第二虚设组2dg中的内线53的宽度。因此，包括在第三虚设组3dg中的内线53可形成第二虚设焊盘2dpa。
56.假设除了第二虚设焊盘2dpa之外的虚设位线dbl和正常位线nbl具有第一宽度1w，则第二虚设焊盘2dpa可具有大于第一宽度1w的第二宽度2w。接触虚设位线dbl的底部的下触点ctb也可具有第一宽度1w。在连接区域rgn中接触第一虚设焊盘1dpa和第二虚设焊盘2dpa的顶部的上触点ctu可具有大于第一宽度1w且小于第二宽度2w的第三宽度3w。这里，术语“宽度”意指第一方向d1上的间隔。由于上触点ctu形成在第一虚设焊盘1dpa和第二虚设焊盘2dpa上，所以上触点ctu在第二方向d2上的长度可短于第一虚设焊盘1dpa和第二虚设焊盘2dpa在第二方向d2上的长度。
57.下触点ctb可在单元区域rgc中形成在虚设位线dbl与源极触点sct交叠的区域中。例如，下触点ctb可在单元区域rgc中形成在虚设位线dbl和源极触点sct之间。源极触点sct可形成在分离存储块的狭缝slt中。狭缝slt可以是在第一方向d1上延伸的沟槽，并且源极触点sct可形成在狭缝slt中并且可接触形成在狭缝slt下方的源极线。下触点ctb可形成在接触上触点ctu的虚设位线dbl下方。不接触上触点ctu和下触点ctb的虚设位线dbl可保持浮置。
58.为了使源极电压被传送至设置在存储块下方的源极线的距离最小化，一些下触点ctb可形成在与正常位线nbl相邻的虚设位线dbl下方。即，由于存储器单元没有形成在虚设位线dbl下方，所以下触点ctb可联接到与正常位线nbl相邻的虚设位线dbl，并且下触点ctb也可联接到不与正常位线nbl相邻的虚设位线dbl，以减小传输源极电压的路径的电阻。
59.图6a至图6h是示出根据本公开的实施方式的存储器装置的制造方法的平面图，图7a至图7h是用于基于沿着线i-i’截取的截面说明根据本公开的实施方式的存储器装置的
制造方法的示图，图8a至图8h是用于基于沿着线ii-ii’截取的截面说明根据本公开的实施方式的存储器装置的制造方法的示图。
60.图6a至图6h、图7a至图7h和图8a至图8h是用于依次说明制造方法的示图，图6a至图6h、图7a至图7h和图8a至图8h中由相同序号指定的附图分别示出同一制造步骤处的平面图和截面图。例如，图6a、图7a和图8a是同一制造步骤处的平面图或截面图，图6b、图7b和图8b是后续制造步骤处的平面图或截面图。
61.参照图6a、图7a和图8a，可在基板或下结构上形成用于源极线sl的第一导电层1cd。这里，下结构可以是外围电路结构的一部分。第一导电层1cd可由多晶硅或金属材料(例如，钨或镍)制成。由于沿着线i-i’截取的截面(参见图7a)是连接区域rgn的截面，所以绝缘层is可形成在第一导电层1cd上。另外，由于沿着线ii-ii’截取的截面(参见图8a)是形成在单元区域rgc中的存储块之间的狭缝slt的截面，所以源极触点sct可形成在用于源极线sl的第一导电层1cd上。即，源极触点sct可形成在沿第一方向d1与存储块交叉的狭缝slt中。
62.可在绝缘层is和源极触点sct上形成第一层间绝缘层1itl。第一层间绝缘层1itl可由氧化物层或氧化硅层形成。下触点ctb可形成在第一层间绝缘层1itl的部分当中的形成在源极触点sct上的第一层间绝缘层1itl的部分中。例如，下触点ctb可通过穿过第一层间绝缘层1itl来接触源极触点sct。各个下触点ctb可由导电层或金属层形成。
63.可在第一层间绝缘层1itl和下触点ctb上形成用于使用双间隔物构图方法形成正常位线和虚设位线的第一图案1pt。第一图案1pt可由具有与第一层间绝缘层1itl的蚀刻选择性不同的蚀刻选择性的材料制成。第一图案1pt可包括暴露第一层间绝缘层1itl或暴露第一层间绝缘层itl和下触点ctb二者的主开口mao和虚设开口dmo。例如，主开口mao可暴露第一层间绝缘层1itl，虚设开口dmo可暴露第一层间绝缘层1itl或第一层间绝缘层1itl和下触点ctb二者。虚设开口dmo可设置在主开口mao之间。主开口mao可具有第四宽度4w和第一长度1l。这里，术语“宽度”意指第一方向d1上的间隔，术语“长度”意指第二方向d2上的间隔。与主开口mao相邻的虚设开口dmo可具有第四宽度4w和第二长度2l。第二长度2l可比第一长度1l短。虚设开口dmo当中的形成在中央区域中的开口61可具有大于第四宽度4w的第五宽度5w，并且可具有第二长度2l。
64.参照图6b、图7b和图8b，可沿着第一图案1pt的侧表面形成第一间隔物1sp。例如，第一间隔物1sp可形成在通过主开口mao和虚设开口dmo暴露的第一图案1pt的侧表面上。可通过依次执行施加用于间隔物的第一材料层的步骤和去除形成在平面上的第一材料层的一部分的蚀刻步骤来形成第一间隔物1sp。例如，可沿着整个结构的形成有第一图案1pt的表面形成第一材料层。接下来，可执行用于去除在第三方向d3上暴露的第一材料层的各向异性蚀刻工艺。当执行各向异性蚀刻工艺时，形成在第一图案1pt的侧表面上的第一材料层可保留，并且形成在第一图案1pt上以及第一层间绝缘层1itl和下触点ctb上的第一材料层可被去除。保留在第一图案1pt的侧表面上的第一材料层可形成第一间隔物1sp。
65.参照图6c、图7c和图8c，可去除形成在第一层间绝缘层1itl和下触点ctb上的第一图案1pt，并且第一间隔物1sp可保留。第一图案1pt可被去除，因此，可通过第一间隔物1sp之间的空间暴露下触点ctb。
66.参照图6d、图7d和图8d，可在第一间隔物1sp的侧表面ex和ie上形成第二间隔物
2sp。例如，第二间隔物2sp可形成在各个第一间隔物1sp的外表面ex和内表面ie上。形成在不同的第一间隔物1sp的侧表面ex和ie上的第二间隔物2sp可形成为彼此不接触。例如，可沿着包括第一间隔物1sp的整个结构的表面形成用于间隔物的第二材料层。这里，可调节第二材料层的厚度，使得第一间隔物1sp的侧表面上的彼此面对的第二材料层彼此不接触。第二材料层可由具有与第一间隔物1sp和第一层间绝缘层1itl的蚀刻选择性不同的蚀刻选择性的材料制成。在形成第二材料层之后，可执行用于去除形成在平面上的第二材料层的各向异性蚀刻工艺。当执行各向异性蚀刻工艺时，形成在第一间隔物1sp的侧表面上的第二材料层可保留，并且形成在第一间隔物1sp上以及第一层间绝缘层1itl或下触点ctb上的第二材料层可被去除。在执行各向异性蚀刻工艺之后，保留在第一间隔物1sp的侧表面上的第二材料层可形成第二间隔物2sp。
67.参照图6e、图7e和图8e，可执行用于去除保留在第二间隔物2sp之间的第一间隔物1sp的蚀刻工艺。当第一间隔物1sp被去除时，下触点ctb可通过第二间隔物2sp之间的空间暴露。
68.参照图6f、图7f和图8f，可在布置在第一方向d1上的第二间隔物2sp之间形成位线图案bp。位线图案bp可由用于位线的导电层或金属层形成。位线图案bp可形成在除了第二间隔物2sp的一些上部和下部以外的区域中以使得正常位线彼此分离，而不形成在包括第二间隔物2sp的整个结构的顶表面上。例如，位线图案bp可形成为使得形成在正常区域中的第二间隔物2sp的上端部和下端部以及形成在虚设区域中的第二间隔物2sp的下端部暴露。例如，可在包括第二间隔物2sp的整个结构上形成用于位线图案bp的导电层，之后可执行平坦化工艺以暴露第二间隔物2sp。
69.参照图6g、图7g和图8g，可执行用于去除第二间隔物2sp的蚀刻工艺。当第二间隔物2sp被完全去除时，位线图案bp可保留在第一层间绝缘层1itl和下触点ctb上。在位线图案bp中，保留在正常区域中的部分可形成正常位线nbl，保留在虚设区域中的部分可形成虚设位线dbl。正常位线nbl可具有在第二方向d2上延伸并且彼此间隔开的线的形状。
70.虚设位线dbl可包括第一虚设组1dg至第三虚设组3dg。第一虚设组1dg至第三虚设组3dg可布置在第一方向d1上。例如，第一虚设组1dg和第二虚设组2dg可被布置为关于第三虚设组3dg彼此对称。第一虚设组1dg可设置在正常位线nbl和第三虚设组3dg之间，第二虚设组2dg可设置在第三虚设组3dg和正常位线nbl之间。
71.第一虚设组1dg至第三虚设组3dg中的每一个可包括外线51、中间线52和内线53。外线51、中间线52和内线53可在第一方向1d上彼此平行布置。可在相邻虚设组之间共享相邻虚设组之间的外线51。设置在第一虚设组1dg的右侧的外线51可与设置在第三虚设组3dg的左侧的外线51相同，并且设置在第三虚设组3dg的右侧的外线51可与设置在第二虚设组2dc的左侧的外线51相同。
72.包括在第一虚设组1dg至第三虚设组3dg中的外线51的上端部(即，第二方向d2上的端部)可共同接触在第一方向d1上延伸的第一虚设焊盘1dpa。第一虚设焊盘1dpa可布置在沿第二方向d2延伸的虚设位线dbl的端部中，并且与各个上触点ctu相比尺寸可更大。具体地，第一虚设焊盘1dpa的宽度和长度可大于多个上触点ctu的宽度和长度，因为多个上触点ctu可形成在第一虚设焊盘1dpa上。
73.包括在第一虚设组1dg至第三虚设组3dg中的中间线52的上端部可接触在第一虚
设焊盘1dpa和内线53之间在第二方向d2上延伸的延伸线54。即，包括在第一虚设组1dg至第三虚设组3dg中的每一个中的中间线52可通过对应延伸线54彼此联接。各条延伸线54可仅联接到中间线52，并且可被设置为与第一虚设焊盘1dpa和内线53间隔开。
74.包括在第一虚设组1dg至第三虚设组3dg中的各条内线53可形成为单条线，并且可在由中间线52和延伸线54包围的部分中具有线的形状。包括在第一虚设组1dg至第三虚设组3dg当中的第三虚设组3dg中的内线53的宽度可大于包括在第一虚设组1dg和第二虚设组2dg中的内线53的宽度。因此，包括在第三虚设组3dg中的内线53可形成第二虚设焊盘2dpa。
75.参照图6h、图7h和图8h，可在包括正常位线nbl和虚设位线dbl的整个结构上形成第二层间绝缘层2itl。第二层间绝缘层2itl可由氧化物层或氧化硅层形成，或者可由与第一层间绝缘层1itl相同的材料制成。第二层间绝缘层2itl可形成为足以覆盖正常位线nbl和虚设位线dbl的厚度。然后，可在连接区域rgn中形成在第一虚设焊盘1dpa和第二虚设焊盘2dpa上的第二层间绝缘层2itl中形成上触点ctu。例如，可在形成在第一虚设焊盘1dpa和第二虚设焊盘2dpa上的第二层间绝缘层2itl中形成用于暴露第一虚设焊盘1dpa和第二虚设焊盘2dpa的部分的接触孔。接下来，可通过利用导电材料填充接触孔来形成上触点ctu。各个上触点ctu可由导电层或金属层形成。第二导电层2cd可形成在上触点ctu和第二层间绝缘层2itl上。第二导电层2cd可以是被供应有由电压发生器(例如，图1的130)生成的源极电压的线，并且可接触上触点ctu。因此，当源极电压被供应给第二导电层2cd时，源极电压可通过上触点ctu、虚设位线dbl、下触点ctb和源极触点sct传送至用于源极线sl的第一导电层1cd。
76.图9是示出应用了根据本公开的存储器装置的存储卡系统的图。
77.参照图9，存储卡系统3000可包括控制器3100、存储器装置3200和连接器3300。
78.控制器3100可联接到存储器装置3200。控制器3100可访问存储器装置3200。例如，控制器3100可控制存储器装置3200的编程操作、读操作或擦除操作，或者可控制存储器装置3200的后台操作。控制器3100可在存储器装置3200和主机之间提供接口。控制器3100可运行用于控制存储器装置3200的固件。在示例中，控制器3100可包括诸如随机存取存储器(ram)、处理器、主机接口、存储器接口和纠错块的组件。
79.控制器3100可通过连接器3300与外部装置通信。控制器3100可基于特定通信协议与外部装置(例如，主机)通信。在实施方式中，控制器3100可通过诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)协议、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、火线、通用闪存(ufs)、wifi、蓝牙和高速非易失性存储器(nvme)的各种通信标准或协议中的至少一种与外部装置通信。在实施方式中，连接器3300可由上述各种通信协议中的至少一种定义。
80.存储器装置3200可包括多个存储器单元，并且可按照与图1所示的存储器装置1100相同的方式配置。
81.控制器3100和存储器装置3200可被集成到单个半导体装置中以形成存储卡。例如，控制器3100和存储器装置3200可被集成到单个半导体装置中，然后可形成诸如个人计算机存储卡国际协会(pcmcia)卡、紧凑闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro或emmc)、sd卡(sd、minisd、microsd或sdhc)或通用闪存(ufs)的
存储卡。
82.图10是示出应用了根据本公开的存储器装置的固态驱动器(ssd)系统的图。
83.参照图10，ssd系统4000可包括主机4100和ssd 4200。ssd 4200可通过信号连接器4001与主机4100交换信号，并且可通过电源连接器4002接收电力。ssd 4200可包括控制器4210、多个存储器装置4221至422n、辅助电源4230和缓冲存储器4240。
84.控制器4210可响应于从主机4100接收的信号来控制多个存储器装置4221至422n。在实施方式中，可基于主机4100和ssd 4200的接口来传输所接收的信号。例如，信号可由诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、火线、通用闪存(ufs)、wifi、蓝牙和高速非易失性存储器(nvme)的各种接口中的至少一种定义。
85.多个存储器装置4221至422n中的每一个可包括可存储数据的多个存储器单元。各个存储器装置4221至422n可按照与图1所示的存储器装置1100相同的方式配置。多个存储器装置4221至422n可通过通道ch1至chn与控制器4210通信。
86.辅助电源4230可通过电源连接器4002联接到主机4100。辅助电源4230可从主机4100被供应有电源电压并且可被充电。当来自主机4100的电力供应没有平稳地执行时，辅助电源4230可提供ssd 4200的电源电压。在实施方式中，辅助电源4230可位于ssd 4200内部或位于ssd 4200外部。例如，辅助电源4230可位于主板中，并且也可向ssd 4200提供辅助电力。
87.缓冲存储器4240可用作ssd 4200的缓冲存储器。例如，缓冲存储器4240可暂时存储从主机4100接收的数据或从多个存储器装置4221至422n接收的数据，或者可暂时存储存储器装置4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如动态随机存取存储器(dram)、同步dram(sdram)、双倍数据速率(ddr)sdram和低功率ddr(lpddr)sdram的易失性存储器或者诸如铁电ram(fram)、电阻ram(reram)、自旋转移矩磁性ram(stt-mram)和相变ram(pram)的非易失性存储器。
88.根据本公开，传送源极电压的导电层的电阻可减小。
89.相关申请的交叉引用
90.本技术要求2022年1月6日提交于韩国知识产权局的韩国专利申请号10-2022-0002189的优先权，其完整公开通过引用并入本文中。

技术特征：
1.一种存储器装置，该存储器装置包括：多个存储块，所述多个存储块在源极线上方，所述多个存储块通过狭缝分离；源极触点，该源极触点形成在所述狭缝中；多条正常位线，所述多条正常位线平行布置在所述存储块上方，所述多条正常位线在第一方向上间隔开并且在第二方向上延伸；多个虚设组，所述多个虚设组设置在所述正常位线之间，所述多个虚设组中的每一个包括虚设位线；第一虚设焊盘，该第一虚设焊盘在所述第一方向上延伸并且接触所述虚设组的端部；第一上触点，该第一上触点形成在所述第一虚设焊盘上；以及下触点，该下触点形成在所述虚设位线和所述源极触点之间。2.根据权利要求1所述的存储器装置，其中，所述多个存储块被布置为平行于所述第一方向。3.根据权利要求1所述的存储器装置，其中，所述虚设位线在所述第二方向上延伸并且在所述第一方向上平行布置。4.根据权利要求1所述的存储器装置，其中，各个所述虚设组包括：外线，所述外线在所述第一方向上平行布置；中间线，所述中间线在所述第一方向上平行布置在所述外线之间；连接线，该连接线联接所述中间线的端部；以及内线，该内线在所述第一方向上布置在所述中间线之间。5.根据权利要求4所述的存储器装置，其中，所述外线被形成为接触所述第一虚设焊盘。6.根据权利要求4所述的存储器装置，其中，所述内线被设置为与所述连接线间隔开。7.根据权利要求4所述的存储器装置，其中，设置在所述多个虚设组当中的中央的虚设组处的所述内线被用作第二虚设焊盘。8.根据权利要求7所述的存储器装置，其中，除了所述第二虚设焊盘和所述第一虚设焊盘之外的虚设位线的宽度等于所述多条正常位线当中的正常位线的宽度。9.根据权利要求7所述的存储器装置，其中，所述第二虚设焊盘的宽度大于所述多条正常位线当中的正常位线的宽度。10.根据权利要求7所述的存储器装置，该存储器装置还包括：形成在所述第二虚设焊盘上的第二上触点。11.根据权利要求1所述的存储器装置，该存储器装置还包括：导电层，该导电层形成在所述第一上触点上并且使得由电压发生器生成的源极电压被供应给该导电层。12.根据权利要求10所述的存储器装置，该存储器装置还包括：导电层，该导电层形成在所述第一上触点和所述第二上触点上并且使得由电压发生器生成的源极电压被供应给所述导电层。13.根据权利要求1所述的存储器装置，其中，所述存储块被布置为在所述第二方向上彼此间隔开。14.一种制造存储器装置的方法，该方法包括以下步骤：
形成设置在源极线上并通过狭缝彼此分离的存储块；在所述狭缝中形成源极触点；形成与所述源极触点和所述存储块的区域交叠的下触点以及第一层间绝缘层；在所述第一层间绝缘层和所述下触点上形成第一图案，该第一图案通过主开口和虚设开口暴露所述下触点和所述第一层间绝缘层的部分，所述虚设开口的长度比所述主开口的长度短；在所述第一图案的侧表面上形成第一间隔物；去除所述第一图案并允许所述第一间隔物保留；在所述第一间隔物的侧表面上形成第二间隔物；去除所述第一间隔物并允许所述第二间隔物保留；在所述第二间隔物之间形成位线图案；通过去除所述第二间隔物来形成正常位线和虚设位线；在比所述位线图案的剩余部分宽的所述位线图案的部分上形成上触点；以及在所述上触点上形成被提供有源极电压的导电层。15.根据权利要求14所述的方法，其中，形成所述第一层间绝缘层和所述下触点的步骤包括：在所述存储器装置的整个区域上形成所述第一层间绝缘层；在所述第一层间绝缘层中形成接触孔，使得所述源极触点的一部分暴露；以及通过利用导电材料填充所述接触孔来形成接触所述源极触点的所述下触点。16.根据权利要求14所述的方法，其中，在所述第一图案中，所述主开口形成在要形成所述正常位线的区域中，并且所述虚设开口形成在要形成所述虚设位线的区域中，其中，所述虚设开口在所述主开口之间。17.根据权利要求14所述的方法，其中，所述第一间隔物由具有与所述第一图案的蚀刻选择性不同的蚀刻选择性的材料形成。18.根据权利要求14所述的方法，其中，所述第二间隔物由具有与所述第一间隔物的蚀刻选择性不同的蚀刻选择性的材料形成。19.根据权利要求14所述的方法，其中，所述位线图案由导电层或金属层形成。20.根据权利要求14所述的方法，其中，所述位线图案的在去除所述第二间隔物之后保留的部分形成所述正常位线和所述虚设位线。

技术总结
本文可提供一种存储器装置及其制造方法。该存储器装置可包括：形成在源极线上的多个存储块，所述多个存储块通过狭缝分离；形成在狭缝中的源极触点；平行布置在存储块上方的多条正常位线，所述多条正常位线在第一方向上间隔开并且在第二方向上延伸；设置在多条正常位线之间的多个虚设组，多个虚设组中的每一个包括虚设位线；在第一方向上延伸并且接触虚设组的端部的第一虚设焊盘；形成在第一虚设焊盘上的第一上触点；以及形成在虚设位线和源极触点之间的下触点。间的下触点。间的下触点。


技术研发人员：金在泽
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.07.18
技术公布日：2023/7/22