三维AND快闪存储器元件的制作方法

三维and快闪存储器元件
技术领域
1.本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种 三维and快闪存储器元件及其制造方法。


背景技术：

2.非易失性存储器具有可使得存入的数据在断电后也不会消失的优点， 因此广泛采用于个人电脑和其他电子设备中。目前业界较常使用的三维存 储器包括或非门(nor)存储器以及与非门(nand)存储器。此外，另 一种三维存储器为与门(and)存储器，其可应用在多维度的存储器阵列 中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三 维存储器元件的发展已逐渐成为目前的趋势。


技术实现要素：

3.本发明提出一种三维and快闪存储器元件及其制造方法可以减少芯 片面积，或简化绕线的复杂度。
4.本发明的一实施例提出一种三维and快闪存储器元件，包括：栅极 堆叠结构，设置于介电基底上，且包括多层栅极层与多层绝缘层彼此交互 堆叠。分隔墙，沿着第一方向延伸，将所述栅极堆叠结构分成多个子区块。 每一子区块包括：多个列，每一列包括：多个通道柱、多个电荷存储结构 与多对导体柱。所述多个通道柱设置所述介电基底上，且穿过所述栅极堆 叠结构。所述多个电荷存储结构设置于所述多个栅极层与所述多个通道柱 的侧壁之间。所述多对导体柱设置所述多个通道柱内并穿过所述栅极堆叠 结构，且各自与所述多个通道柱连接。每一对导体柱包括第一导体柱以及 第二导体柱，所述第一导体柱与所述第二导体柱沿着第二方向彼此分隔开， 其中所述第二方向与所述第一方向夹锐角。
5.本发明的一实施例提出一种三维and快闪存储器元件，包括：栅极 堆叠结构，设置于介电基底上，且包括多层栅极层与多层绝缘层彼此交互 堆叠。分隔墙，沿着第一方向延伸，将所述栅极堆叠结构分成多个子区块。 每一子区块包括多个列。每一列包括：多个通道柱、多个电荷存储结构与 多个导体柱。多个通道柱，设置所述介电基底上，且穿过所述栅极堆叠结 构。多个电荷存储结构，设置于所述多个栅极层与所述多个通道柱的侧壁 之间。多个导体柱，成对设置每一通道柱内并穿过所述栅极堆叠结构，且 各自与所述多个通道柱连接。每一对导体柱在第二方向上排列且彼此分隔 开，其中所述第二方向与所述第一方向夹直角。三维and快闪存储器元 件还包括多个插塞、多个第一导线、多个介层窗以及多个第二导线。多个 插塞，位于所述多个导体柱上，其中每一插塞着陆并连接对应的导体柱。 多个第一导线，位于所述多个插塞上，其中所述每一第一导线包括第一部 分与第二部分。第一部分，沿着所述第一方向延伸，连接对应的插塞。第 二部分，沿着所述第二方向延伸，连接所述第一部分。多个介层窗，位于 所述多个第一导线上，其中每一介层窗着陆在所述第二部分上。多个第二 导线，连接所述多个介层窗，沿着所述第二方向延伸，且沿着所述第一方 向排列
6.基于上述，本发明实施例可以经由多层的导体内连线形成源极线与位 线，或经由与分隔墙夹锐角的的源极柱与漏极柱，因此，可以减少所占用 的芯片面积或降低绕线的复杂度。
附图说明
7.图1a示出根据一些实施例的3d and快闪存储器阵列的电路图。
8.图1b示出根据一些实施例的3d and快闪存储器阵列的上视图。
9.图1c示出图1b中简化的部分的存储阵列的局部三维视图。
10.图1d与图1e示出图1c的线i-i’的剖面图。
11.图1f示出图1c、图1d与图1e的线ii-ii’的上视图。
12.图2a至图2e示出根据一些实施例的3d and快闪存储器的制造流 程的上视图。
13.图3a至图3e示出为图2a至图2e的线iii-iii’的剖面图。
14.图3f示出图3e的立体图。
15.图4a至图4c示出根据另一些实施例的3d and快闪存储器的制造 流程的上视图。
16.图4d示出图4c的局部示意图。
17.图5a至图5c示出为图4a至图4c的线iv-iv’的剖面图。
18.附图标记说明
19.10、a(i)、a
(i+1)
：存储阵列
20.12：电荷存储层
21.14：隧穿层
22.16：通道柱
23.20：存储单元
24.24：绝缘填充层
25.28：绝缘柱
26.32a：源极柱/导体柱/第一导体柱
27.32b：漏极柱/导体柱/第二导体柱
28.36：阻挡层
29.38：栅极层/字线
30.40：电荷存储结构
31.50：介电基底
32.52：栅极堆叠结构
33.54：绝缘层
34.60：箭头
35.62、62a、62b、68、68a、68b：介电层
36.64a、64b：插塞
37.66a、66b、72a、72b：导线
38.70a、70b：介层窗
39.ar：阵列区
40.b、b1、b2、block、block(i)、block
(i+1)
：子区块
41.bln、bl
n+1
：位线
42.c1：接触窗
43.sp
(i)n
、sp
(i)n+1
、sp
(i+1)n
、sp
(i+1)n+1
：源极柱
44.dp
(i)n
、dp
(i)n+1
、dp
(i+1)n
、dp
(i+1)n+1
：源极柱
45.wl
(i)m
、wl
(i)m+1
、wl
(i+1)m
、wl
(i+1)m+1
：字线
46.m1：第一导体层
47.m2：第二导体层
48.p1a、p1b：第一部分
49.p2a、p2b：第二部分
50.r、r1、r2、r3、r4：列
51.rv1、rv2、rv3、rv4、rv5、rv6、rv7、rv8：介层窗列
52.sc：阶梯结构
53.slt：分隔墙
54.sr：阶梯区
55.t1、t2：沟道
56.h1、h2：孔
57.s、x、y、z：方向
58.i-i’、ii-ii’、iii-iii’、iv-iv’：线
59.a’、b’、c’、d’、e’：距离
60.θ：夹角
具体实施方式
61.图1a示出根据一些实施例的3d and快闪存储器阵列的电路图。图 1b示出根据一些实施例的3d and快闪存储器阵列的上视图。图1c示出 图1b中简化的部分的存储阵列的局部三维视图。图1d与图1e示出图1c 的线i-i’的剖面图。图1f示出图1c、图1d与图1e的线ii-ii’的上视 图。
62.图1a为包括配置成列及行的垂直and存储阵列10的2个区块 block(i)与block
(i+1)
的示意图。区块block(i)中包括存储阵列a(i)。存 储阵列a(i)的一列(例如是第m+1列)是具有共同字线(例如wl
(i)m+1
) 的and存储单元20集合。存储阵列a(i)的每一列(例如是第m+1列)的 and存储单元20对应于共同字线(例如wl
(i)m+1
)，且耦接至不同的源极 柱(例如sp
(i)n
与sp
(i)n+1
)与漏极柱(例如dp
(i)n
与dp
(i)n+1
)，从而使得and 存储单元20沿共同字线(例如wl
(i)m+1
)逻辑地配置成一列。
63.存储阵列a(i)的一行(例如是第n行)是具有共同源极柱(例如sp
(i)n
) 与共同漏极柱(例如dp
(i)n
)的and存储单元20集合。存储阵列a(i)的每 一行(例如是第n行)的and存储单元20对应于不同字线(例如wl
(i)m+1
与wl
(i)m
)，且耦接至共同的源极柱(例如sp
(i)n
)与共同的漏极柱(例如 dp
(i)n
)。因此，存储阵列a(i)的and存储单元20沿共同源极柱(例如sp
(i)n
) 与共同漏极柱(例如dp
(i)n
)逻辑地配置成一行。在实体布局中，根据所 应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用 于高密度或其他原因。
64.在图1a中，在区块block(i)中，存储阵列a(i)的第n行的and存储 单元20共用共同的
源极柱(例如sp
(i)n
)与共同的漏极柱(例如dp
(i)n
)。 第n+1行的and存储单元20共用共同的源极柱(例如sp
(i)n+1
)与共同的 漏极柱(例如dp
(i)n+1
)。
65.共同的源极柱(例如sp
(i)n
)耦接至共同的源极线(例如sln)；共同 的漏极柱(例如dp
(i)n
)耦接至共同的位线(例如bln)。共同的源极柱(例 如sp
(i)n+1
)耦接至共同的源极线(例如sl
n+1
)；共同的漏极柱(例如dp
(i)n+1
) 耦接至共同的位线(例如bl
n+1
)。
66.相似地，区块block
(i+1)
包括存储阵列a
(i+1)
，其与在区块block(i)中的存储阵列a(i)相似。存储阵列a
(i+1)
的一列(例如是第m+1列)是具有 共同字线(例如wl
(i+1)m+1
)的and存储单元20集合。存储阵列a
(i+1)
的 每一列(例如是第m+1列)的and存储单元20对应于共同字线(例如 wl
(i+1)m+1
)，且耦接至不同的源极柱(例如sp
(i+1)n
与sp
(i+1)n+1
)与漏极柱(例 如dp
(i+1)n
与dp
(i+1)n+1
)。存储阵列a
(i+1)
的一行(例如是第n行)是具有共 同源极柱(例如sp
(i+1)n
)与共同漏极柱(例如dp
(i+1)n
)的and存储单元 20集合。存储阵列a
(i+1)
的每一行(例如是第n行)的and存储单元20 对应于不同字线(例如wl
(i+1)m+1
与wl
(i+1)m
)，且耦接至共同的源极柱(例 如sp
(i+1)n
)与共同的漏极柱(例如dp
(i+1)n
)。因此，存储阵列a
(i+1)
的and 存储单元20沿共同源极柱(例如sp
(i+1)n
)与共同漏极柱(例如dp
(i+1)n
) 逻辑地配置成一行。
67.区块block
(i+1)
与区块block(i)共用源极线(例如是sln与sl
n+1
) 与位线(例如bln与bl
n+1
)。因此，源极线sln与位线bln耦接至区块 block(i)的and存储阵列a(i)中的第n行and存储单元20，且耦接至区 块block
(i+1)
中的and存储阵列a
(i+1)
中的第n行and存储单元20。同 样，源极线sl
n+1
与位线bl
n+1
耦接至区块block(i)的and存储阵列a(i)中的第n+1行and存储单元20，且耦接至区块block
(i+1)
中的and存 储阵列a
(i+1)
中的第n+1行and存储单元20。
68.请参照图1b至图1d，存储阵列10可包括多个子区块，例如是子区 块b1与子区块b2。分隔墙slt沿着方向x延伸，将相邻的两个子区块 b1与子b2的栅极堆叠结构52分隔开。分隔墙slt为绝缘材料。绝缘材 料可包括有机绝缘材料、无机绝缘材料或其组合。各子区块b1与b2可包 括设置在介电基底50上的栅极堆叠结构52、多个通道柱16、多个第一导 体柱(又可称为源极柱)32a与多个第二导体柱(又可称为漏极柱)32b 和多个电荷存储结构40。
69.请参照图1d，存储阵列10可安置于半导体晶粒的内连线结构上，诸 如，安置于在半导体基底上形成的一或多个主动元件(例如晶体管)上方。 因此，介电基底50例如是形成于硅基板上的导体内连线结构上方的介电 层，例如氧化硅层。介电基底50可包括阵列区ar与阶梯区sr(如图1b 所示)。
70.请参照图1b与图1c，栅极堆叠结构52形成在阵列区ar与阶梯区 sr的介电基底50上。栅极堆叠结构52包括在介电基底50的表面上垂直 堆叠的多个栅极层(又称为字线)38与多层的绝缘层54(如图1c至图 1e所示)。在z方向上，这些栅极层38藉由设置在其彼此之间的绝缘层 54电性隔离。栅极层38在与介电基底50(如图1c至图1e所示)的表面 平行的方向上延伸。如图1b所示，在阶梯区sr的栅极层38可具有阶梯 结构sc。因此，下部的栅极层38比上部栅极层38长，且下部的栅极层 38的末端横向延伸出上部栅极层38的末端。如图1b所示，用于连接栅 极层38的接触窗c1可着陆于栅极层38的末端，藉以将各层栅极层38连 接至各个导线。
71.请参照图1b至图1e，存储阵列10还包括多个通道柱16。通道柱16 连续延伸穿过阵列区ar的栅极堆叠结构52。在一些实施例中，通道柱16于上视角度来看可具有环形的形状(如图1b所示)。通道柱16的材料 可以是半导体，例如是未掺杂的多晶硅。通道柱16也可称
为垂直通道 (vertical channel，vc)。
72.请参照图1c至图1e，存储阵列10还包括绝缘填充层24、绝缘柱28、 多个第一导体柱32a与多个第二导体柱32b。在此例中，第一导体柱32a 作为源极柱；第二导体柱32b作为漏极柱。成对的第一导体柱32a与第二 导体柱32b设置在通道柱16内，且各自在垂直于栅极层38的方向(即z 方向)上延伸。第一导体柱32a与第二导体柱32b藉由绝缘填充层24以 及绝缘柱28分隔。第一导体柱32a与第二导体柱32b电性连接该通道柱 16。第一导体柱32a与第二导体柱32b包括掺杂的多晶硅或金属材料。绝 缘柱28例如是氮化硅。绝缘填充层24例如是氧化硅。
73.请参照图1d与图1e，至少一部份的电荷存储结构40设置于通道柱 16与多层栅极层38之间。电荷存储结构40可以包括隧穿层(或称为能隙 工程隧穿氧化层)14、电荷存储层12以及阻挡层36。电荷存储层12位于 隧穿层14与阻挡层36之间。在一些实施例中，隧穿层14以及阻挡层36 包括氧化硅。电荷存储层12包括氮化硅，或其他包括可以捕捉电荷的材 料。在一些实施例中，如图1d所示，电荷存储结构40的一部分(隧穿层 14与电荷存储层12)在垂直于栅极层38的方向(即z方向)上连续延伸， 而电荷存储结构40的另一部分(阻挡层36)环绕于栅极层38的周围。在 另一些实施例中，如图1e所示，电荷存储结构40(隧穿层14、电荷存储 层12与阻挡层36)环绕于栅极层38的周围。
74.请参照图1f，电荷存储结构40、通道柱16以及源极柱32a与漏极柱 32b被栅极层38环绕，并且界定出存储单元20。存储单元20可藉由不同 的操作方法进行1位元操作或2位元操作。举例来说，在对源极柱32a与 漏极柱32b施加电压时，由于源极柱32a与漏极柱32b与通道柱16连接， 因此电子可沿着通道柱16传送并存储在整个电荷存储结构40中，如此可 对存储单元20进行1位元的操作。此外，对于利用福勒-诺德汉隧穿 (fowler-nordheim tunneling)的操作来说，可使电子或是空穴被捕捉在源 极柱32a与漏极柱32b之间的电荷存储结构40中。对于源极侧注入(sourceside injection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载 子(band-to-band tunneling hot carrier)注入的操作来说，可使电子或空穴 被局部地捕捉在邻近两个源极柱32a与漏极柱32b中的一者的电荷存储结 构40中，如此可对存储单元20进行单位单元(slc，1位元)或多位单 元(mlc，大于或等于2位元)的操作。
75.在进行操作时，将电压施加至所选择的字线(栅极层)38，例如施加 高于对应存储单元20的相应起始电压(v
th
)时，与所选择的字线38相交 的通道柱16的通道区被导通，而允许电流从位线bln或bl
n+1
(示于图1c) 进入漏极柱32b，并经由导通的通道区流至源极柱32a(例如，在由箭头 60所指示的方向上)，最后流到源极线sln或sl
n+1
(示于图1c)。
76.请参照图1c，位线bln、bl
n+1
以及源极线sln、sl
n+1
可以通过位于 存储单元阵列上方的导体内连线来形成。位线bln、bl
n+1
以及源极线sln、 sl
n+1
的形成方法可以参照图2a至图2e以及图3a至图3e所示，或参照 图4a至图4c以及图5a至图5c所示。
77.图2a至图2e示出根据一些实施例的3d and快闪存储器的制造流 程的上视图。图3a至图3e为图2a至图2e的线iii-iii’的剖面图。图 3f示出图3e的局部立体图。图3a至图3e的存储阵列10的剖面图与图 1e相似，然而也可以如图1d所示者。此外，为清楚起见，介电层62与 68均未示出于图2a至图2e以及图3f中。
78.请参照图2a、图3a与图3f，栅极堆叠结构52被分隔墙slt分隔成 多个子区块b。为
简要起见，在图中仅示出单一个子区块b。在子区块b 中具有多个列r，例如是r1、r2、r3与r4。在图2a至图2e的子区块 b中仅示出4列，然而，本发明实施例不以此为限，每一子区块b中可以 包括更多列。
79.每一列r的通道柱16沿着方向x排列。相邻两列，例如是列r1、 r2的通道柱16彼此相错。奇数列，例如是列r1、r3的通道柱16沿着方 向y排列。偶数列，例如是列r2、r4的通道柱16沿着方向y排列。方 向y与方向x方向彼此垂直。
80.每一通道柱16之中的一对导体柱(即第一导体柱32a与第二导体柱 32b)沿着方向y排列，且以绝缘柱28(为图式简要起见，图2a中未示 出)彼此分隔。每一列r的多个第一导体柱32a与多个第二导体柱32b各 自分别沿着方向x排列。奇数列，例如是列r1、r3的多个第一导体柱32a 与多个第二导体柱32b沿着方向y排列。偶数列，例如是列r2、r4多个 第一导体柱32a与多个第二导体柱32b沿着方向y排列。
81.请参照图2b、图3b与图3f，介电层62a覆盖在栅极堆叠结构52上。 在介电层62a中埋有插塞64a与64b。插塞64a与64b分别着陆在第一导 体柱32a与第二导体柱32b上并与其电性连接。插塞64a与64b的尺寸可 以小于或等于第一导体柱32a与第二导体柱32b的尺寸。
82.请参照图2c、图3c与图3f，介电层62b覆盖在介电层62a上。介电 层62b中具有第一导体层m1。第一导体层m1是指在存储阵列10上方的 导体内连线的第一导体层。第一导体层m1包括多个导线66a与66b。导 线66a与66b分别与插塞64a与64b电性连接。导线66a包括第一部分p1a 与第二部分p2a；导线66b包括第一部分p1b与第二部分p2b。第一部分 p1a与第二部分p2a或第一部分p1b与第二部分p2b可以分别组合成l型、 t型、十字型或相似的形状。在一些实施例中，导线66a与66b具有相同 的形状，以简化工艺的复杂度。以下以呈l型的导线66a为例来说明之。 第一部分p1a沿着方向x延伸，且连接插塞64a。第一部分p1 a在方向x 上的长度可以小于、等于或是大于第一导体柱32a的直径。第二部分p2a 连接第一部分p1a的一端，沿着方向y延伸至覆盖在通道柱16的上方或 覆盖在电荷存储结构40的上方，甚至可以延伸至覆盖在电荷存储结构40 之外的栅极层38的上方。
83.电性连接同一通道柱16内的第一导体柱32a与第二导体柱32b的第 一部分p1a与p1b彼此相对；第二部分p2a与p2b彼此远离，且在x方向 上不重叠(如列r1与r2者)；或彼此相邻，且在x方向上部分重叠(如 列r3与r4者)。在同一列r中，多个第一部分p1 a或p1b可以分别沿着 方向x排列。在同一列r中，多个第二部分p2a或p2b可以分别沿着方 向x排列。在相邻列r中，例如列r1与列r2，多个第二部分p2a与/或 p2b可以彼此相错。
84.插塞64a与64b以及多个导线66a与66b例如是金属填充层，如钨或 铜。在一些实施例中，插塞64a与64b还包括势垒层，位于金属填充层与 介电层62a与62b之间。势垒层例如是钛、氮化钛、钽、氮化钽或其组合。 插塞64a与64b以及多个导线66a与66b可以经由单镶嵌或双重金属镶嵌 工艺形成，但不限于此。以下以双重金属镶嵌工艺为来说明。
85.参照图3c，在栅极堆叠结构52上形成介电层62。介电层62包括介 电层62a与62b。介电层62a与62b之间可以具有分界面或无分界面。介 电层62例如是氧化硅。经由光刻与蚀刻工艺在介电层62中形成多个沟道 t1与多个插塞孔h1，之后，再回填势垒层以及金属填充层，然后再经由 回蚀刻工艺或是化学机械研磨工艺移除介电层62上多余的势垒层以及金 属填充层，以形成插塞64a与64b以及多个导线66a与66b。
86.请参照图2d、图3d与图3f，介电层68a覆盖在介电层62以及多个 导线66a与66b上。
在介电层68a中埋有介层窗70a与70b。介层窗70a 与70b分别着陆在导线66a与66b上。更详细地说，介层窗70a着陆在导 线66a的第二部分p2a上并与其电性连接；介层窗70b着陆在导线66b的 第二部分p2b上并与其电性连接。介层窗70a与70b可以覆盖在通道柱16 的上方或覆盖在电荷存储结构40的上方，甚至可以延伸至覆盖在栅极层 38的上方。在同一列r中，多个介层窗70a与70b可以分别沿着方向x 排列。在相邻列r中，介层窗70a与介层窗70a之间或介层窗70a与介层 窗70b间可以彼此相错。在本实施例中，列r1的多个介层窗70a、列r1 的多个介层窗70b、列r2的多个介层窗70a、列r2的多个介层窗70b、 列r3的多个介层窗70a、列r3的多个介层窗70b、列r4的多个介层窗 70a以及列r4的多个介层窗70b排成介层窗列rv1、rv2、rv3、rv4、 rv5、rv6、rv7与rv8。
87.请参照图2e、图3e与图3f，介电层68b覆盖在介电层68a上。介电 层68b中具有第二导体层m2。第二导体层m2是指在存储阵列10上方的 导体内连线的第二导体层。第二导体层m2包括多个导线72a与72b。导 线72a与72b各自分别沿着方向y延伸，且沿着方向x排列。导线72a 与72b分别与介层窗70a与70b电性连接。在z方向上，导线72a与72b 分别与导线66a与66b的第二部分p2a与p2b重叠。电性连接同一通道柱 16内的第一导体柱32a与第二导体柱32b的导线72a与72b不相邻。相邻 的导线72a与72b连接到不同列的两个导体柱(第一导体柱32a与第二导 体柱32b)。在一些实施例中，每一通道柱16至少被2个以上(例如是6 个)导线72a与72b跨过。
88.介层窗70a与70b以及多个导线72a与72b例如是金属填充层，如钨 或铜。在一些实施例中，介层窗70a与70b还包括势垒层，位于金属填充 层与介电层68a与68b之间。势垒层例如是钛、氮化钛、钽、氮化钽或其 组合。介层窗70a与70b以及多个导线72a与72b可以经由单镶嵌或双重 金属镶嵌工艺形成，但不限于此。以下以双重金属镶嵌工艺为来说明。
89.请参照图3e，首先，在介电层62以及第一导体层m1上形成介电层 68。介电层68包括介电层68a与68b。介电层68a与68b之间可以具有分 界面或无分界面。介电层68例如是氧化硅。在一些实施例中，经由图案 化工艺，例如是光刻与蚀刻工艺，在介电层68中形成多个沟道与多个插 塞孔。在另一些实施例中，可以经由自行对准双重图案化(self-aligneddouble patterning，sadp)工艺来形成多个沟道与多个插塞孔。之后，再 回填势垒层以及金属填充层。然后再经由回蚀刻工艺或是化学机械研磨工 艺移除介电层68上多余的势垒层以及金属填充层，以形成介层窗70a与 70b以及多个导线72a与72b。
90.请参照图3f，第二导体层m2的导线72a与72b可以分别作为源极线 与位线。本实施例中第二导体层m2的导线之间的间距相当小，因此，可 以减少所占用的芯片面积。
91.在以上的实施例中，第一导体柱32a与第二导体柱32b是沿着与分隔 墙slt延伸的方向x垂直的y方向排列。然而，第一导体柱32a与第二 导体柱32b的排列方向不限于此。在另一些实施例中，第一导体柱32a与 第二导体柱32b是沿着方向与分隔墙slt延伸的x方向夹锐角，如图4a 至图4c以及图5a至图5c所示。
92.图4a至图4c示出根据一些实施例的3d and快闪存储器的制造流 程的上视图。图5a至图5c为图4a至图4c的线iv-iv’的剖面图。图 5a至图5c的存储阵列10的剖面图与图1e相似，然而也可以如图1d所 示者。此外，为清楚起见，介电层62未示出于图4a至图4c中。
93.请参照图4a与图5a，栅极堆叠结构52被分隔墙slt分隔成多个子 区块b。为简要起见，在图中仅示出子区块b1与b2。在每一子区块b中 具有多个列r，例如是r1、r2。在图4a至
图4c中的每一子区块b仅示 出2列，然而，不以此为限，每一子区块b中可以包括更多列。
94.每一列r的通道柱16沿着方向x排列。相邻两列，例如是列r1、 r2的通道柱16彼此相错。子区块b1与b2的奇数列，例如是列r1的通 道柱16沿着方向y排列。子区块b1与b2的偶数列，例如是列r2的通 道柱16沿着方向y排列。方向y与方向x方向彼此垂直。
95.每一列r的多个第一导体柱32a与多个第二导体柱32b各自分别沿着 方向x排列。每一通道柱16之中的一对导体柱(即第一导体柱32a与第 二导体柱32b)沿着方向s排列，且以绝缘柱28(未示于图4a中)彼此 分隔。方向s与分隔墙slt延伸的x方向夹角θ为锐角。夹角θ例如是 55度。
96.在同一子区块b中，列r1的多个第一导体柱32a与相邻列r2的多 个第二导体柱32b在方向y上相错。
97.请参照图4b与图5b，介电层62a覆盖在栅极堆叠结构52上。在介 电层62a中埋有插塞64a与64b。插塞64a与64b分别着陆在第一导体柱 32a与第二导体柱32b上并与其电性连接。插塞64a与64b的尺寸可以小 于或等于第一导体柱32a与第二导体柱32b的尺寸。
98.请参照图4c与图5c，介电层62b覆盖在介电层62a上。介电层62b 中具有第一导体层m1。第一导体层m1包括多个导线66a与66b。导线 66a与66b分别与插塞64a与64b电性连接。
99.第一导体层m1包括多个导线66a与66b。导线66a与66b各自分别 沿着方向y延伸，且沿着方向x排列且彼此交替设置。导线66a与66b 分别与插塞64a与64b电性连接。电性连接同一通道柱16内的第一导体 柱32a与第二导体柱32b的导线66a与66b彼此相邻。在一些实施例中， 每一通道柱16至少被2个导线66a与2个导线66b跨过。
100.电性连接子区块b1的列r1的第一导体柱32a的导线66a在方向y 上延伸并电性连接子区块b2的列r1的第一导体柱32a。电性连接子区块 b1的列r1的第二导体柱32b的导线66b在方向y上延伸并电性连接子区 块b2的列r1的第二导体柱32b。电性连接子区块b1的列r2的第一导 体柱32a的导线66a在方向y上延伸并电性连接子区块b2的列r2的第 一导体柱32a。电性连接子区块b1的列r2的第二导体柱32b的导线66b 在方向y上延伸并电性连接子区块b2的列r2的第二导体柱32b。
101.插塞64a与64b以及多个导线66a与66b例如是金属填充层，如钨或 铜。在一些实施例中，插塞64a与64b还包括势垒层，位于金属填充层与 介电层62a与62b之间。势垒层例如是钛、氮化钛、钽、氮化钽或其组合。 插塞64a与64b以及多个导线66a与66b可以经由单镶嵌或双重金属镶嵌 工艺形成，但不限于此。以下以双重金属镶嵌工艺为来说明。
102.参照图5c，在栅极堆叠结构52上形成介电层62。介电层62包括介 电层62a与62b。介电层62a与62b之间可以具有分界面或无分界面。介 电层62例如是氧化硅。经由光刻与蚀刻工艺在介电层62中形成多个沟道 t2与多个插塞孔h2，之后，再回填势垒层以及金属填充层，然后再经由 回蚀刻工艺或是化学机械研磨工艺移除介电层62上多余的势垒层以及金 属填充层，以形成插塞64a与64b以及多个导线66a与66b。第一导体层 m1的导线66a与66b即可以分别作为源极线与位线
103.参照图4d，在一些实施例中，第一导体柱32a与第二导体柱32b的 半径分别为a’。第一导体柱32a与第二导体柱32b的距离为b’。第一导 体柱32a与第二导体柱32b的中心之间的距离为2a’+b’。通道柱16之间 的距离为c’。第一导体层m1的导线66a与导线66b之间的
间距d’为(2a
’ꢀ
+b’)cosθ。第一导体层m1的导线66a与导线66b之间的间距d’可以 是等于1/4c’。第一导体层m1的导线66a或导线66b的宽度e’可以是等 于1/8c’。
104.参照图4c，在本实施例中，在存储阵列上方的第一导体层m1的导线 66a与66b即可以作为源极线与位线，因此，可以降低绕线的复杂度。
105.基于上述，本发明实施例可以经由多层的导体内连线形成源极线与位 线，因此，可以减少所占用的芯片面积。本发明另一实施例经由与分隔墙 夹锐角的源极柱与漏极柱，因此，可以降低绕线的复杂度。

技术特征：
1.一种三维and快闪存储器元件，其特征在于，包括：栅极堆叠结构，设置于介电基底上，且包括多层栅极层与多层绝缘层彼此交互堆叠；分隔墙，沿着第一方向延伸，将所述栅极堆叠结构分成多个子区块，其中每一子区块包括：多个列，每一列包括：多个通道柱，设置于所述介电基底上，且穿过所述栅极堆叠结构；多个电荷存储结构，设置于所述多个栅极层与所述多个通道柱的侧壁之间；以及多对导体柱，设置于所述多个通道柱内并穿过所述栅极堆叠结构，且各自与所述多个通道柱连接，其中每一对导体柱包括第一导体柱以及第二导体柱，所述第一导体柱与所述第二导体柱沿着第二方向彼此分隔开，其中所述第二方向与所述第一方向夹角为锐角。2.根据权利要求1所述的三维and快闪存储器元件，其特征在于，还包括：多个第一导线，沿着第三方向延伸，连接所述第一导体柱，所述第三方向与所述第一方向垂直；多个第二导线，沿着第三方向延伸，连接所述第二导体柱。3.根据权利要求2所述的三维and快闪存储器元件，其特征在于，每一通道柱被两个第一导线与两个第二导线跨过。4.根据权利要求2所述的三维and快闪存储器元件，其特征在于，同一子区块中的多个第一导体柱与相邻列的多个第二导体柱在第三方向上相错。5.根据权利要求1所述的三维and快闪存储器元件，其特征在于，所述锐角为55度。6.一种三维and快闪存储器元件，其特征在于，包括：栅极堆叠结构，设置于介电基底上，且包括多层栅极层与多层绝缘层彼此交互堆叠；分隔墙，沿着第一方向延伸，将所述栅极堆叠结构分成多个子区块，其中每一子区块包括：多个列，每一列包括：多个通道柱，设置于所述介电基底上，且穿过所述栅极堆叠结构；多个电荷存储结构，设置于所述多个栅极层与所述多个通道柱的侧壁之间；多个导体柱，成对设置于每一通道柱内并穿过所述栅极堆叠结构，且各自与所述多个通道柱连接，其中每一对导体柱在第二方向上排列且彼此分隔开，其中所述第二方向与所述第一方向夹直角；多个插塞，位于所述多个导体柱上，其中每一插塞着陆并连接对应的导体柱；多个第一导线，位于所述多个插塞上，其中所述每一第一导线包括：第一部分，沿着所述第一方向延伸，连接对应的插塞；以及第二部分，沿着所述第二方向延伸，连接所述第一部分；多个介层窗，位于所述多个第一导线上，其中每一介层窗着陆在所述第二部分上；以及多个第二导线，连接所述多个介层窗，沿着所述第二方向延伸，且沿着所述第一方向排列。7.根据权利要求6所述的三维and快闪存储器元件，其特征在于，连接所述每一列的所述多个第一导体柱与所述多个第二导体柱的所述多个插塞与所述多个介层窗各自分别沿着所述第一方向排列。
8.根据权利要求6所述的三维and快闪存储器元件，其特征在于，相邻的两个第二导线连接不同列的两个导体柱。9.根据权利要求6所述的三维and快闪存储器元件，其特征在于，连接所述每一对的导体柱的两个第二导线不相邻。10.根据权利要求6所述的三维and快闪存储器元件，其特征在于，每一通道柱至少被2个以上的第二导线跨过。

技术总结
本发明提供一种三维AND快闪存储器元件，包括：栅极堆叠结构与分隔墙。所述分隔墙沿着第一方向延伸，将所述栅极堆叠结构分成多个子区块。每一子区块包括：多个列。每一列包括：多个通道柱、多个电荷存储结构与多对导体柱。所述多对导体柱设置于所述多个通道柱内并穿过所述栅极堆叠结构，且各自与所述多个通道柱连接。每一对导体柱包括沿着第二方向彼此分隔开的第一导体柱以及第二导体柱。所述第二方向与所述第一方向夹锐角。所述第一方向夹锐角。所述第一方向夹锐角。


技术研发人员：李承宥 叶腾豪
受保护的技术使用者：旺宏电子股份有限公司
技术研发日：2022.01.13
技术公布日：2023/7/22