一种具有自偏置pMOS的CSTBT及其制造方法

一种具有自偏置pmos的cstbt及其制造方法
技术领域
1.本发明涉及半导体技术领域，具体涉及一种具有自偏置pmos的cstbt及其制造方法。


背景技术：

2.电子电力技术是对电能功率进行变化和控制的技术，所以电力电子器件也被称为功率半导体器件。高性能功率半导体器件可以大大提高能源传输效率和能源利用效率。igbt是mosfet控制的双极结型晶体管(bjt)，它结合了功率mosfet的驱动功率小和bjt的低导通压降等优点，具有高输入阻抗和低开关损耗等特点。目前igbt成为现代电力电子技术的主导器件之一。
3.igbt等效电路是nmos管和pnp级联形式。电流放大通过pnp实现，导通压降(v
on
)由少子注入后的电导调制降低，但这些大量的少子也影响了器件的关断。最终形成了vceon和关断损耗(e
off
)间的折衷关系。cstbt结构极大的优化器件的这一折衷关系，成为igbt器件发展史的一大突破。在p-base区下方引入n型的载流子存储层(n-cs区)，n-cs区与n-漂移区形成的空穴势垒会将空穴阻挡在n-漂移区，进而提高整个n-漂移区的非平衡载流子浓度和电导调制，降低器件的导通压降，并且cstbt的导通压降随着cs层掺杂浓度的增加而降低。传统cstbt结构受制于高浓度的n-cs层将击穿电压大幅降低，使得cstbt的导通、关断损耗和安全工作区等性能大幅度降低。
4.现有的技术中为了减小n型电荷存储层的不利影响，获得更高的击穿电压和可靠性，主要采取增加沟槽深度的方法，使得沟槽深度大于n型电荷存储层的结深。但是这种方法存在明显的缺陷：会增大栅极电容，栅极电容的增加会使得器件的开关速度减小，进而造成器件关断损耗的增加。


技术实现要素：

5.为了解决上述问题，本发明公开一种具有自偏置pmos的cstbt，自下而上依次包括金属集电极，p
+
集电区，n型场阻止层，n型漂移区，n型掺杂的载流子存储层和p阱区；沟槽栅和深槽发射极，贯穿p阱区和n型掺杂的载流子存储层，且深槽发射极形成在沟槽栅两侧，其中，沟槽栅包括栅介质层和多晶硅栅，深槽发射极包括栅介质层和多晶硅发射极；p型补偿层，分别形成在沟槽栅和深槽发射极的第一侧；p型埋层，分别形成在沟槽栅和深槽发射极的底部的外围区域，位于n型掺杂的载流子存储层下方；n
+
发射区和p
+
发射区，形成在p阱区上部，且位于沟槽栅和深槽发射极之间，p
+
发射区与p型补偿层相接；绝缘介质层，形成在沟槽栅和深槽发射极上方；金属发射极，覆盖绝缘介质层，n
+
发射区和p
+
发射区；其中，深槽发射极、位于深槽发射极底部外围的p型埋层、n型掺杂的载流子存储层和p阱区构成自偏置pmos，深槽发射极与金属发射极等电位。
6.本发明的具有自偏置pmos的cstbt中，优选为，所述n型载流子存储层的掺杂浓度为1e16～1e18/cm2。
7.本发明的具有自偏置pmos的cstbt中，优选为，所述p型埋层的掺杂浓度为1e17～1e18/cm2。
8.本发明的具有自偏置pmos的cstbt中，优选为，所述p型补偿层的掺杂浓度为1e16～1e18/cm2。
9.本发明还公开一种具有自偏置pmos的cstbt制造方法，包括以下步骤：在n-掺杂的硅衬底上部形成p阱区；在p阱区下方形成n型载流子存储层；对硅衬底进行刻蚀，贯穿p阱区和n型掺杂的载流子存储层，刻蚀出彼此间隔的第一沟槽和第二沟槽，其中，第二沟槽位于第一沟槽两侧；垂直注入p型离子，分别在第一沟槽和第二沟槽底部外围区域形成p型埋层，且位于n型掺杂的载流子存储层下方；倾斜注入p型离子，分别在第一沟槽和第二沟槽的第一侧形成p型补偿层；生长栅介质层，使其覆盖第一沟槽和第二沟槽的底部和侧壁以及p阱区的上表面；淀积多晶硅层，使其覆盖栅介质层，并完成填充第一沟槽和第二沟槽；随后化学机械抛光，以硅衬底为截止层，从而在第一沟槽中形成沟槽栅，在第二沟槽中形成深槽发射极；在第一沟槽和第二沟槽之间的p阱区的上部形成n
+
发射区和p
+
发射区，且p
+
发射区与p型补偿层相接；在第一沟槽和第二沟槽上方形成绝缘介质层；形成金属发射极，覆盖绝缘介质层，n
+
发射区和p
+
发射区；其中，深槽发射极、位于深槽发射极底部外围的p型埋层、n型掺杂的载流子存储层和p阱区构成自偏置pmos，深槽发射极与金属发射极等电位。
10.本发明的具有自偏置pmos的cstbt制造方法中，优选为，采用离子注入形成n型载流子存储层，离子注入剂量为1e13～1e14/cm2，注入能量为4～6mev，角度为0
°
，退火温度为1000～1200℃，退火时间为20～40min。
11.本发明的具有自偏置pmos的cstbt制造方法中，优选为，采用离子注入形成p型埋层，离子注入剂量为1e14～1e15/cm2，注入能量为20～60kev，角度为0
°
。
12.本发明的具有自偏置pmos的cstbt制造方法中，优选为，采用离子注入形成p型补偿层，离子注入剂量为1e13～1e14/cm2，注入能量为10～60kev，角度为0～30
°
，退火温度为1000～1200℃，退火时间为10～60min。
附图说明
13.图1是具有自偏置pmos的cstbt制造方法的流程图。
14.图2～图17是具有自偏置pmos的cstbt制造方法各阶段的结构示意图。
具体实施方式
15.为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
16.在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指
示或暗示相对重要性。
17.此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
18.图1是具有自偏置pmos的cstbt制造方法的流程图。如图1所示，具有自偏置pmos的cstbt制造方法包括以下步骤：
19.步骤s1，在n-掺杂的硅衬底100上注入p型离子，在硅衬底100的上部形成p阱区101，所得结构如图2所示。其中，离子注入剂量为1e13～1e14/cm2，注入能量为200～400kev，角度为0
°
，退火温度为1050℃，退火时间为300～600min。再注入n型离子，在p阱区101下方形成n型载流子存储层102，所得结构如图3所示，其中，注入剂量为1e13～1e14/cm2，注入能量为4～6mev，角度为0
°
，退火温度为1000～1200℃，退火时间为20～40min。
20.步骤s2，通过光刻胶103作为掩蔽层对硅衬底100进行刻蚀，贯穿p阱区101和n型掺杂的载流子存储层102，刻蚀出彼此间隔的第一沟槽和第二沟槽，其中第二沟槽位于第一沟槽两侧，所得结构如图4所示。先垂直注入p型离子，分别在第一沟槽和第二沟槽底部外围区域形成p型埋层104，所得结构如图5所示。p型埋层104位于n型掺杂的载流子存储层102下方，也即p型埋层104不超过n型掺杂的载流子存储层102的下表面。其中，离子注入剂量为1e14～1e15/cm2，注入能量为20～60kev，角度为0
°
。再倾斜注入p型离子，在第一沟槽的第一侧和第二沟槽的第一侧形成p型补偿层105，所得结构如图6所示。例如在第一沟槽和第二沟槽的右侧壁形成p型补偿层105，或者在第一沟槽和第二沟槽的左侧壁形成p型补偿层105。其中，离子注入剂量为1e13～1e14/cm2，注入能量为10～60kev，角度为0～30
°
，退火温度为1000～1200℃，退火时间为10～60min。
21.步骤s3，去除光刻胶103，生长栅介质层106，使其覆盖第一沟槽和第二沟槽的底部和侧壁以及p阱区101的上表面，所得结构如图7所示；淀积多晶硅层107，使其覆盖栅介质层106，并完成填充第一沟槽和第二沟槽，所得结构如图8所示。进行化学机械抛光(cmp)，以硅衬底为截止层。由此，在第一沟槽中形成沟槽栅，在第二沟槽中形成深槽发射极，所得结构如图9所示。
22.步骤s4，淀积绝缘介质层108，再在光刻胶103掩蔽下刻蚀，使与第一沟槽的第二侧的部分p阱区101表面和与第二沟槽的第二次的部分p阱区101表面露出。第二侧是指与第一侧相对的未形成p型补偿层105的一侧。通过注入n型离子，在上述p阱区101的上部形成n
+
发射区109，所得结构如图10所示。其中，离子注入剂量为1e15～1e16/cm2，注入能量为30～60kev，角度为0
°
，退火温度为900～1100℃，退火时间为20～60min。再次淀积绝缘介质层108，并以光刻胶103为掩蔽层刻蚀绝缘介质层108，使除第一沟槽和第二沟槽以及n
+
发射区109以外的衬底表面露出，所得结构如图11所示。
23.步骤s5，以光刻胶作为阻止层，通过注入p型离子在p阱区上部形成p
+
发射区110，所得结构如图12所示。其中，离子注入剂量为1e15～1e16/cm2，注入能量为30～80kev，角度为0
°
，退火温度为900～1100℃，退火时间为20～60min。
24.步骤s6，随后去除光刻胶103，并淀积绝缘介质层108，所得结构如图13所示。之后再以光刻胶103为掩蔽层刻蚀绝缘介质层108，仅保留第一沟槽和第二沟槽上方的绝缘介质
层108，使除第一沟槽和第二沟槽以外的衬底表面露出，所得结构如图14所示。
25.步骤s7，去除光刻胶，淀积金属，覆盖衬底表面，随后cmp去除多余部分金属，形成金属发射极111，所得结构如图15所示。
26.步骤s8，在硅衬底100背部通过注入n型离子形成n型场阻止层112，其中，离子注入剂量为1e12～1e14/cm2，注入能量为400～2000kev，角度为0
°
，退火温度为1200～1250℃，退火时间为300～600min。通过注入p型离子在n型场阻止层112下方形成p
+
集电区113，所得结构如图16所示。其中，离子注入剂量为1e12～1e13/cm2，注入能量为40～100kev，角度为0
°
，退火温度为400～450℃，退火时间为20～30min。在硅衬底100背部淀积金属，形成金属集电极114，所得结构如图17所示。
27.如图17所示，具有自偏置pmos的cstbt自下而上依次包括金属集电极114，p
+
集电区113，n型场阻止层112，n型漂移区100，n型掺杂的载流子存储层102和p阱区101；沟槽栅和深槽发射极贯穿p阱区101和n型掺杂的载流子存储层102，且深槽发射极形成在沟槽栅两侧，其中，沟槽栅包括栅介质层和多晶硅栅，栅介质层形成在沟槽的底部和侧壁，多晶硅栅覆盖栅介质层且完全填充沟槽；深槽发射极包括栅介质层和多晶硅发射极，栅介质层形成在深槽的底部和侧壁，多晶硅发射极覆盖栅介质层且完全填充深槽；p型埋层104，分别形成在沟槽栅和深槽发射极的底部的外围区域，位于n型掺杂的载流子存储层102下方；p型补偿层105，分别形成在沟槽栅和深槽发射极的第一侧；n
+
发射区109和p
+
发射区110形成在p阱区101上部，且位于沟槽栅和深槽发射极之间，p
+
发射区110与p型补偿层105相接；绝缘介质层108，形成在沟槽栅和深槽发射极上方；金属发射极111，覆盖绝缘介质层108，n
+
发射区109和p
+
发射区110。其中，深槽发射极、位于深槽发射极底部外围的p型埋层、n型掺杂的载流子存储层和p阱区构成自偏置pmos；深槽发射极与金属发射极等电位。
28.深槽发射极和p型埋层的引入可以屏蔽n型掺杂的载流子存储层对器件击穿特性的影响，可以提高n型掺杂的载流子存储层的掺杂浓度来降低器件的导通压降，从而进一步改善了器件导通压降v
ceon
与关断损耗e
off
之间的折中关系。
29.同时，深槽发射极、位于深槽发射极底部外围的p型埋层104、n型掺杂的载流子存储层102和p阱区101构成自偏置pmos。在导通状态，n型掺杂的载流子存储层电位随着集电极电压的升高上升，增大到pmos的阈值电压绝对值(|v
thp
|)时，空穴沟道形成，pmos导通，将p型埋层与发射极连接起来。由此，p型埋层和n型掺杂的载流子存储层电位被钳位到低电位，可以使得器件nmos沟道提前饱和，从而降低饱和电流密度，提高了器件的短路安全工作能力。p型补偿层对n-cs层的n型掺杂进行补偿，从而降低pmos的阈值电压，在pmos厚栅氧化层的情况下实现更好的钳位功能。并且p型埋层可以屏蔽栅电极和n-漂移区的耦合作用，可以有效的减小栅极-集电极电容(米勒电容)，从而提高器件的开关速度，减小开关损耗。在器件关断过程中，漂移区的过剩空穴可以通过pmos结构快速被抽走，从而提高了器件的开关速度，进一步降低了器件的开关损耗。
30.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种具有自偏置pmos的cstbt，其特征在于，自下而上依次包括金属集电极，p
+
集电区，n型场阻止层，n型漂移区，n型掺杂的载流子存储层和p阱区；沟槽栅和深槽发射极，贯穿p阱区和n型掺杂的载流子存储层，且深槽发射极形成在沟槽栅两侧，其中，沟槽栅包括栅介质层和多晶硅栅，深槽发射极包括栅介质层和多晶硅发射极；p型补偿层，分别形成在沟槽栅和深槽发射极的第一侧；p型埋层，分别形成在沟槽栅和深槽发射极的底部的外围区域，位于n型掺杂的载流子存储层下方；n
+
发射区和p
+
发射区，形成在p阱区上部，且位于沟槽栅和深槽发射极之间，p
+
发射区与p型补偿层相接；绝缘介质层，形成在沟槽栅和深槽发射极上方；金属发射极，覆盖绝缘介质层，n
+
发射区和p
+
发射区；其中，深槽发射极、位于深槽发射极底部外围的p型埋层、n型掺杂的载流子存储层和p阱区构成自偏置pmos；深槽发射极与金属发射极等电位。2.根据权利要求1所述的具有自偏置pmos的cstbt，其特征在于，所述n型载流子存储层的掺杂浓度为1e16～1e18/cm2。3.根据权利要求1所述的具有自偏置pmos的cstbt，其特征在于，所述p型埋层的掺杂浓度为1e17～1e18/cm2。4.根据权利要求1所述的具有自偏置pmos的cstbt，其特征在于，所述p型补偿层的掺杂浓度为1e16～1e18/cm2。5.一种具有自偏置pmos的cstbt制造方法，其特征在于，包括以下步骤：在n-掺杂的硅衬底上部形成p阱区；在p阱区下方形成n型载流子存储层；对硅衬底进行刻蚀，贯穿p阱区和n型掺杂的载流子存储层，刻蚀出彼此间隔的第一沟槽和第二沟槽，其中，第二沟槽位于第一沟槽两侧；垂直注入p型离子，分别在第一沟槽和第二沟槽底部外围区域形成p型埋层，且位于n型掺杂的载流子存储层下方；倾斜注入p型离子，分别在第一沟槽和第二沟槽的第一侧形成p型补偿层；生长栅介质层，使其覆盖第一沟槽和第二沟槽的底部和侧壁以及p阱区的上表面；淀积多晶硅层，使其覆盖栅介质层，并完成填充第一沟槽和第二沟槽；随后化学机械抛光，以硅衬底为截止层，从而在第一沟槽中形成沟槽栅，在第二沟槽中形成深槽发射极；在第一沟槽和第二沟槽之间的p阱区的上部形成n
+
发射区和p
+
发射区，且p
+
发射区与p型补偿层相接；在第一沟槽和第二沟槽上方形成绝缘介质层；形成金属发射极，覆盖绝缘介质层，n
+
发射区和p
+
发射区；其中，深槽发射极、位于深槽发射极底部外围的p型埋层、n型掺杂的载流子存储层和p阱区构成自偏置pmos；深槽发射极与金属发射极等电位。6.根据权利要求5所述的具有自偏置pmos的cstbt制造方法，其特征在于，
采用离子注入形成n型载流子存储层，离子注入剂量为1e13～1e14/cm2，注入能量为4～6mev，角度为0
°
，退火温度为1000～1200℃，退火时间为20～40min。7.根据权利要求5所述的具有自偏置pmos的cstbt制造方法，其特征在于，采用离子注入形成p型埋层，离子注入剂量为1e14～1e15/cm2，注入能量为20～60kev，角度为0
°
。8.根据权利要求5所述的具有自偏置pmos的cstbt制造方法，其特征在于，采用离子注入形成p型补偿层，离子注入剂量为1e13～1e14/cm2，注入能量为10～60kev，角度为0～30
°
，退火温度为1000～1200℃，退火时间为10～60min。

技术总结
本发明公开一种具有自偏置pMOS的CSTBT及其制造方法。该具有自偏置pMOS的CSTBT自下而上依次包括金属集电极，P


技术研发人员：朱颢 郭剑斌 孙清清
受保护的技术使用者：复旦大学
技术研发日：2023.05.05
技术公布日：2023/7/25