用于STI残留物的可靠性测试版图的制作方法

用于sti残留物的可靠性测试版图
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种用于sti残留物的可靠性测试版图。


背景技术：

2.从工艺的角度来看，sti氧化物损失与随后的多晶硅沉积和多晶硅蚀刻工艺相关。
3.由于过多的氧化物损失和随后的湿法工艺，在多晶硅蚀刻工艺之后，存在多晶硅残留物留在sti上的风险。
4.这可以从良率(cp)中检测到，但它离前段制程(front end of the line)很远，而且反馈到流程以采取纠正措施为时已晚。此外，对于无法从cp中检测到的微小聚残基，存在可靠性风险。
5.对于晶圆级可靠性测试，目前还没有这样的测试键(test key)来检测多晶硅对多晶硅之间的sti多晶硅残留物。
6.为解决上述问题，需要提出一种新型的用于sti残留物的可靠性测试版图。


技术实现要素：

7.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于sti残留物的可靠性测试版图，用于解决现有技术中对于晶圆级可靠性测试，目前还没有这样的测试键(test key)来检测多晶硅对多晶硅之间的sti多晶硅残留物的问题。
8.为实现上述目的及其他相关目的，本发明提供一种用于sti残留物的可靠性测试版图，包括：
9.两行依次设置的有源区图形，每行所述有源区图形的数量均为n个，n为大于等于3的正整数，所述有源区图形用于定义衬底上有源区的形成位置；
10.横跨每个所述有源区图形的栅极图形，所述栅极图形用于定义所述衬底上多晶硅栅的形成位置；
11.在其中一行的所述有源区图形中，设置有横跨n个所述栅极图形一端的第一金属层图形，所述第一金属层图形的一端设置有第一焊垫图形，所述第一金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至n个所述栅极图形另一端的第二金属层图形，所述第二金属层图形的一端设置有第二焊垫图形，所述第二金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；
12.在另一行的所述有源区图形中，设置有横跨n个所述栅极图形一端的第三金属层图形，所述第二金属层图形的一端设置有第三焊垫图形，所述第三金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至n个所述栅极图形另一端的第四金属层图形，所述第四金属层图形的一端设置有第四焊垫图形，所述第四金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；
13.所述第一至四焊垫图形用于定义所述衬底上第一至四焊垫的形成位置，所述第一至四金属层图形用于定义所述衬底上第一至四金属层的形成位置，所述接触孔图形用于定义所述衬底上接触孔的形成位置。
14.优选地，所述图形的形状均为矩形。
15.优选地，所述第一、二焊垫图形分别设置于其中一行所述有源区图形的两侧；所述第三、四焊垫图形分别设置于另一行所述有源区图形的两侧。
16.优选地，在同一行的所述有源区图形中，所述有源区图形之间的行间距相等。
17.优选地，在同一列的所述有源区图形中，所述有源区图形之间的列间距相等。
18.优选地，所述版图用于芯片漏电测试以及斜坡电压测试。
19.优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、三焊垫施加高电压，对所述第二、四焊垫施加低电压，用于水平方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
20.优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、二焊垫施加高电压，对所述第三、四焊垫施加低电压，用于垂直方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
21.优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、四焊垫施加高电压，对所述第二、三焊垫施加低电压，其用于对角线方向检测相对的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
22.如上所述，本发明的用于sti残留物的可靠性测试版图，具有以下有益效果：
23.本发明可以完成芯片漏电测试泄漏和斜坡电压测试，以捕捉泄漏问题，并可以反映sti电介质的可靠性性能，可以根据设计检测出多晶硅对多晶硅之间的sti多晶硅残留物。
附图说明
24.图1显示为本发明的用于sti残留物的可靠性测试版图结构示意图。
具体实施方式
25.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
26.请参阅图1，本发明提供一种用于sti残留物的可靠性测试版图，包括：
27.两行依次设置的有源区图形109，每行有源区图形109的数量均为n个，n为大于等于3的正整数，有源区图形109用于定义衬底上有源区的形成位置；
28.横跨每个有源区图形109的栅极图形110，栅极图形110用于定义衬底上多晶硅栅的形成位置；
29.在其中一行的有源区图形109中，设置有横跨n个栅极图形110一端的第一金属层图形105，第一金属层图形105的一端设置有第一焊垫图形101，第一金属层图形105与栅极图形110的交界处交替设置有接触孔图形111；以及设置有横跨第2至n个栅极图形110另一
端的第二金属层图形106，第二金属层图形106的一端设置有第二焊垫图形102，第二金属层图形106与栅极图形110的交界处交替设置有接触孔图形111，同一栅极图形110上仅设置有一个接触孔图形111；
30.在一种可选的实施方式中，第一、二焊垫图形分别设置于其中一行有源区图形109的两侧，如图1中第一焊垫图形101设置在第一金属层图形105的左侧，第二焊垫图形102设置在第二金属层图形106的右侧。
31.在另一行的有源区图形109中，设置有横跨n个栅极图形110一端的第三金属层图形107，第二金属层图形106的一端设置有第三焊垫图形103，第三金属层图形107与栅极图形110的交界处交替设置有接触孔图形111；以及设置有横跨第2至n个栅极图形110另一端的第四金属层图形108，第四金属层图形108的一端设置有第四焊垫图形104，第四金属层图形108与栅极图形110的交界处交替设置有接触孔图形111，同一栅极图形110上仅设置有一个接触孔图形111；
32.在一种可选的实施方式中，第三、四焊垫图形分别设置于另一行有源区图形109的两侧，如图1中第三焊垫图形103设置在第三金属层图形107的左侧，第四焊垫图形104设置在第四金属层的右侧。
33.第一至四焊垫图形用于定义衬底上第一至四焊垫的形成位置，第一至四金属层图形用于定义衬底上第一至四金属层的形成位置，接触孔图形111用于定义衬底上接触孔的形成位置。
34.在一种可选的实施方式中，二维图形的形状均为矩形，需要说明的是，版图中还包括一维的线图形，一维的线图形在图中并未示出。
35.在一种可选的实施方式中，在同一行的有源区图形109中，有源区图形109之间的行间距相等。
36.在一种可选的实施方式中，在同一列的有源区图形109中，有源区图形109之间的列间距相等。
37.在一种可选的实施方式中，版图用于芯片漏电测试以及斜坡电压测试。
38.在一种可选的实施方式中，版图的测试方法包括：利用版图在衬底上形成半导体器件；对第一、三焊垫施加高电压，对第二、四焊垫施加低电压，用于水平方向检测面对面的多晶硅栅之间的漏电情况，之后获取半导体器件的测试数据。
39.在一种可选的实施方式中，版图的测试方法包括：利用版图在衬底上形成半导体器件；对第一、二焊垫施加高电压，对第三、四焊垫施加低电压，用于垂直方向检测面对面的多晶硅栅之间的漏电情况，之后获取半导体器件的测试数据。
40.在一种可选的实施方式中，版图的测试方法包括：利用版图在衬底上形成半导体器件；对第一、四焊垫施加高电压，对第二、三焊垫施加低电压，其用于对角线方向检测相对的多晶硅栅之间的漏电情况，之后获取半导体器件的测试数据。
41.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
42.综上所述，本发明可以完成芯片漏电测试泄漏和斜坡电压测试，以捕捉泄漏问题，
并可以反映sti电介质的可靠性性能，可以根据设计检测出多晶硅对多晶硅之间的sti多晶硅残留物。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
43.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种用于sti残留物的可靠性测试版图，其特征在于，包括：两行依次设置的有源区图形，每行所述有源区图形的数量均为n个，n为大于等于3的正整数，所述有源区图形用于定义衬底上有源区的形成位置；横跨每个所述有源区图形的栅极图形，所述栅极图形用于定义所述衬底上多晶硅栅的形成位置；在其中一行的所述有源区图形中，设置有横跨n个所述栅极图形一端的第一金属层图形，所述第一金属层图形的一端设置有第一焊垫图形，所述第一金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至n个所述栅极图形另一端的第二金属层图形，所述第二金属层图形的的另一端设置有第二焊垫图形，所述第二金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；在另一行的所述有源区图形中，设置有横跨n个所述栅极图形一端的第三金属层图形，所述第二金属层图形的一端设置有第三焊垫图形，所述第三金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至n个所述栅极图形另一端的第四金属层图形，所述第四金属层图形的的另一端设置有第四焊垫图形，所述第四金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；所述第一至四焊垫图形用于定义所述衬底上第一至四焊垫的形成位置，所述第一至四金属层图形用于定义所述衬底上第一至四金属层的的形成位置，所述接触孔图形用于定义所述衬底上接触孔的形成位置。2.根据权利要求1所述的用于sti残留物的可靠性测试版图，其特征在于：所述图形的形状均为矩形。3.根据权利要求1所述的用于sti残留物的可靠性测试版图，其特征在于：所述第一、二焊垫图形分别设置于其中一行所述有源区图形的两侧；所述第三、四焊垫图形分别设置于另一行所述有源区图形的两侧。4.根据权利要求1所述的用于sti残留物的可靠性测试版图，其特征在于：在同一行的所述有源区图形中，所述有源区图形之间的行间距相等。5.根据权利要求1或4所述的用于sti残留物的可靠性测试版图，其特征在于：在同一列的所述有源区图形中，所述有源区图形之间的列间距相等。6.根据权利要求1所述的用于sti残留物的可靠性测试版图，其特征在于：所述版图用于芯片漏电测试以及斜坡电压测试。7.根据权利要求6所述的用于sti残留物的可靠性测试版图，其特征在于：所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、三焊垫施加高电压，对所述第二、四焊垫施加低电压，用于水平方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。8.根据权利要求6所述的用于sti残留物的可靠性测试版图，其特征在于：所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、二焊垫施加高电压，对所述第三、四焊垫施加低电压，用于垂直方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
9.根据权利要求6所述的用于sti残留物的可靠性测试版图，其特征在于：所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、四焊垫施加高电压，对所述第二、三焊垫施加低电压，其用于对角线方向检测相对的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。

技术总结
本发明提供一种用于STI残留物的可靠性测试版图，两行依次设置的有源区图形；横跨每个有源区图形的栅极图形；在其中一行的有源区图形中，设置有横跨N个栅极图形一端的第一金属层图形，第一金属层图形的一端设置有第一焊垫图形，第一金属层图形与栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个栅极图形另一端的第二金属层图形，第二金属层图形的的另一端设置有第二焊垫图形，第二金属层图形与栅极图形的交界处交替设置有接触孔图形，同一栅极图形上仅设置有一个接触孔图形；两行有源区上的结构类似。本发明可以完成芯片漏电测试泄漏和斜坡电压测试，以捕捉泄漏问题，并可以反映STI电介质的可靠性性能。并可以反映STI电介质的可靠性性能。并可以反映STI电介质的可靠性性能。


技术研发人员：朱月芹
受保护的技术使用者：上海华力集成电路制造有限公司
技术研发日：2023.04.27
技术公布日：2023/7/25