存储器元件的制备方法与流程

1.本技术案主张美国第17/578,666及17/578,918号专利申请案的优先权(即最早优先权日为“2022年1月19日”)，其内容以全文引用的方式并入本文中。
2.本公开关于一种存储器元件的制备方法。特别是有关于一种具有字元线的存储器元件的制备方法。


背景技术：

3.动态随机存取存储器(dram)是一种半导体配置，用于将数据的多个位元存储在一集成电路(ic)内的单独电容器中。dram通常形成为沟槽电容器dram胞。一种制造一埋入式栅极电极的先进方法包括构建一晶体管的一栅极电极以及一字元线在一主动区(aa)中的一沟槽中，而该主动区包括浅沟隔离(sti)结构。
4.在过去的几十年中，随着半导体制造技术的不断改进，电子元件的尺寸也相应减小。随着一单元晶体管的一尺寸减小到数纳米的长度，在加热期间可能会发生收缩。收缩可能导致不同材料的元件之间的粘着性降低，因而导致该等单元晶体管的效能显着下降。因此，希望开发改善以解决相关制造挑战。


技术实现要素：

5.本公开的一实施例提供一种存储器元件。该存储器元件包括一半导体基底，界定有一主动区并具有一凹陷，该凹陷延伸进入该半导体基底；以及一字元线，设置在该凹陷内；其中该字元线包括一第一隔离层、一导电层、一导电组件以及一第二隔离层，该第一隔离层设置在该凹陷内且共形于该凹陷，该导电层被该第一隔离层所围绕，该导电组件被该导电层所包围，该第二隔离层设置在该导电层上且共形于该第一隔离层。
6.在一些实施例中，该第二隔离层接触该导电层。
7.在一些实施例中，该第二隔离层设置在该导电组件与该导电层上。
8.在一些实施例中，该第一隔离层与该第二隔离层包括氧化物。
9.在一些实施例中，该第一隔离层的一厚度大致大于或等于该第二隔离层的一厚度。
10.在一些实施例中，该第二隔离层接触该导电层的一上表面。
11.在一些实施例中，该第二隔离层至少部分被该主动区所围绕。
12.在一些实施例中，该导电层包括氮化钛(tin)。
13.在一些实施例中，该导电组件包括钨(w)。
14.在一些实施例中，该字元线包括一功函数组件以及一栅极隔离组件，该功函数组件被该第二隔离层所围绕，该栅极隔离组件设置在该功函数组件上。
15.在一些实施例中，该功函数组件的一上表面大致与该第二隔离层的一上表面呈共面。
16.在一些实施例中，该栅极隔离组件设置在该第二隔离层上。
17.在一些实施例中，该栅极隔离组件接触该第二隔离层与该功函数组件。
18.在一些实施例中，该功函数组件与该栅极隔离组件被该第一隔离层所围绕。
19.在一些实施例中，该栅极隔离组件的一宽度大致大于或等于该第二隔离层与该功函数组件的一总宽度。
20.在一些实施例中，该功函数组件包括多晶硅，而该栅极隔离组件包括氮化物。
21.本公开的另一实施例提供一种存储器元件。该存储器元件包括一半导体基底，界定有一主动区并包括一凹陷，该凹陷延伸进入该半导体基底中；以及一字元线，设置在该凹陷内；其中该字元线包括一第一隔离层、一导电层、一导电组件、一第二隔离层、一功函数组件以及一第三隔离层，该第一隔离层设置在该凹陷内且共形于该凹陷，该导电层被该第一隔离层所围绕，该导电层被该导电层所包围，该第二隔离层设置在该导电层上且共形于该第一隔离层，该功函数组件被该第二隔离层所围绕，该第三隔离层被该第二隔离层所围绕且设置在该功函数组件上。
22.在一些实施例中，该功函数组件被该第二隔离层与该第三隔离层所包围。
23.在一些实施例中，该第三隔离层共形于该功函数组件的一上表面设置。
24.在一些实施例中，该第二隔离层的一厚度大致等于该第三隔离层的一厚度。
25.在一些实施例中，该第二隔离层与该第三隔离层为一体成形。
26.在一些实施例中，该第二隔离层与该第三隔离层包括氧化物。
27.在一些实施例中，该第二隔离层与该第三隔离层包括一相同材料。
28.在一些实施例中，该第一隔离层完全被该导电层与该第二隔离层所覆盖。
29.在一些实施例中，该字元线包括一栅极隔离组件，被该第二隔离层所围绕，并设置在该第三隔离层与该功函数组件上。
30.本公开的另一实施例提供一种存储器元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底界定有一主动区并包括一绝缘结构，该绝缘结构围绕该主动区；形成一凹陷以延伸进入该半导体基底中并跨经该主动区；形成一第一隔离层以共形于该凹陷；设置一第一导电材料以共形于该第一隔离层；形成一导电组件以被该第一导电材料所围绕；设置一第二导电材料在该导电组件上并移除该第一导电材料在该第二导电材料上的一部分，以形成一导电层而包围该导电组件；以及形成一第二隔离层在该导电层上且共形于该第一隔离层。
31.在一些实施例中，在形成该导电层与形成该导电组件之后，执行该第二隔离层的形成。
32.在一些实施例中，该第二隔离层的形成包括借由原子层沉积(ald)而设置一隔离材料。
33.在一些实施例中，该第二隔离层的形成包括借由非等向性蚀刻而移除该隔离材料的一部分。
34.在一些实施例中，该第二隔离层的一上表面大致低于该第一隔离层的一上表面以及该半导体基底的一上表面。
35.在一些实施例中，该第二隔离层的一上表面大致与该第一隔离层的一上表面以及该半导体基底的一上表面呈共面。
36.在一些实施例中，该制备方法还包括形成一功函数组件在该导电层上，其中该功
函数组件被该第二隔离层所围绕。
37.在一些实施例中，该功函数组件的一上表面大致与该第二隔离层的一上表面呈共面。
38.在一些实施例中，该功函数组件的一上表面大致低于该第二隔离层的一上表面。
39.在一些实施例中，该制备方法还包括形成一第三隔离层在该功函数组件上，其中该第三隔离层被该第二隔离层所围绕。
40.总之，因为一隔离层设置在一字元线中的一功函数组件与一导电层之间，所以增加或改善在该功函数组件与该导电层之间的粘着性。因此，可防止在一热处理之后该功函数组件的收缩或消失。改善该存储器元件的一整体效能以及该存储器元件的制造流程。
41.上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
42.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容。应当理解，依据业界的标准做法，各种特征并非按比例绘制。事实上，为了讨论的清晰，可任意增加或减少各种特征的尺寸。
43.图1是剖视侧视示意图，例示依据本公开一些实施例的存储器元件。
44.图2是剖视侧视示意图，例示依据本公开其他实施例的存储器元件。
45.图3是剖视侧视示意图，例示依据本公开其他实施例的存储器元件。
46.图4是剖视侧视示意图，例示依据本公开其他实施例的存储器元件。
47.图5是剖视侧视示意图，例示依据本公开其他实施例的存储器元件。
48.图6是流程示意图，例示本公开一些实施例的存储器元件的制备方法。
49.图7到图37是剖视示意图，例示本公开一些实施例在存储器元件形成中的各中间阶段。
50.其中，附图标记说明如下：
51.100：存储器元件
52.101：半导体基底
53.101a：主动区
54.101b：上表面
55.101c：下表面
56.101d：凹陷
57.102：绝缘结构
58.103：字元线
59.103a：第一隔离层
60.103b：导电层
61.103c：导电组件
62.103d：第二隔离层
63.103e：功函数组件
64.103f：栅极隔离组件
65.103g：上表面
66.103h：上表面
67.103i：上表面
68.103j：上表面
69.103k：第三隔离层
70.103m：上表面
71.104：遮罩层
72.105：第一导电材料
73.106：第三导电材料
74.107：第一隔离材料
75.108：功函数材料
76.200：存储器元件
77.300：存储器元件
78.400：存储器元件
79.500：存储器元件
80.s600：制备方法
81.s601：步骤
82.s602：步骤
83.s603：步骤
84.s604：步骤
85.s605：步骤
86.s606：步骤
87.s607：步骤
88.w1：宽度
89.w2：宽度
具体实施方式
90.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
91.此外，本公开可在各种例子中重复元件编号及/或字母。这种重复是为了简单以及清楚的目的，并且其本身并未规定所讨论的各种实施例及/或配置之间的关系。
92.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
93.图1是剖视侧视示意图，例示依据本公开一些实施例的存储器元件100。在一些实施例中，存储器元件100包括数个单元胞，该等单元胞呈行列配置。
94.在一些实施例中，存储器元件100包括一半导体基底101。在一些实施例中，半导体基底101包括半导体材料，例如硅、锗、砷化镓或其组合。在一些实施例中，半导体基底101包括块状半导体材料。在一些实施例中，半导体基底101为一半导体晶圆(例如一硅晶圆)或是一绝缘体上覆半导体(soi)晶圆(例如一绝缘体上覆硅晶圆)。在一些实施例中，半导体基底101为一硅基底。在一些实施例中，半导体基底101包括轻度掺杂单晶硅。在一些实施例中，半导体基底101为一p型基底。
95.在一些实施例中，半导体基底101包括数个主动区(aa)101a，主动区101a为在半导体基底101中的一掺杂区。在一些实施例中，主动区101a水平延伸在半导体基底101的一上表面101b上或下。在一些实施例中，每一个主动区101a包括相同类型的一掺杂物。在一些实施例中，每一个主动区101a包括一种与包含在其他主动区101a中的掺杂物类型所不同的类型的掺杂物。在一些实施例中，每一个主动区101a具有相同的一导电类型。在一些实施例中，主动区101a包括n型掺杂物。
96.在一些实施例中，半导体基底101包括一上表面101b以及一下表面101c，而下表面101c与上表面101b相对设置。在一些实施例中，上表面101b为半导体基底101的一前侧，其中多个电子装置或元件依序形成在上表面101b上并经配置以电性连接到一外部电路。在一些实施例中，下表面101c为半导体基底101的一后侧，且没有电子装置或元件。
97.在一些实施例中，半导体基底101包括一凹陷101d，延伸进入半导体基底101中。在一些实施例中，凹陷101d从半导体基底101的上表面101b朝向半导体基底101的下表面101c延伸。在一些实施例中，凹陷101d从半导体基底101的上表面101b朝向半导体基底101的下表面101c逐渐变细。在一些实施例中，凹陷101d的一深度大致大于主动区101a的一深度。
98.在一些实施例中，存储器元件100包括一字元线103，设置在凹陷101d内。在一些实施例中，字元线103包括一第一隔离层103a、一导电层103b、一导电组件103c以及一第二隔离层103d。在一些实施例中，第一隔离层103a共形于凹陷101d设置且设置在凹陷101d内。在一些实施例中，导电层103b被第一隔离层103a所围绕。在一些实施例中，导电组件103c被导电层103b所包围。在一些实施例中，第二隔离层103d设置在导电层103b上且共形于第一隔离层103a。
99.在一些实施例中，第一隔离层103a沿着凹陷101d的一整个侧壁设置。在一些实施例中，第一隔离层103a包括介电材料，例如氧化物。在一些实施例中，第一隔离层103a包含一隔离材料，例如氧化硅、氮化硅、氮氧化硅、类似物或其组合。在一些实施例中，第一隔离层103a包括具有一低介电常数(low k)的介电材料。
100.在一些实施例中，导电层103b设置在凹陷101d内，其中导电层103b被第一隔离层103a所围绕。刀电层103b共形于第一隔离层103a的一部分。在一些实施例中，导电层103b包
括导电材料，例如氮化钛(tin)。
101.在一些实施例中，导电组件103c设置在导电层103b内。导电组件103c被第一隔离层103a与导电层103b所围绕。在一些实施例中，导电组件103c设置在半导体基底101的主动区101a下。在一些实施例中，导电层103b的一部分设置在导电组件103c上。在一些实施例中，导电组件103c包括导电材料，例如钨(w)。
102.在一些实施例中，第二隔离层103d设置在导电层103b上，其中第二隔离层103d被第一隔离层103a所围绕。第二隔离层103d设置在导电组件103c与导电层103b上。在一些实施例中，第二隔离层103d接触导电层103b。在一些实施例中，第二隔离层103d共形于第一隔离层103a的一部分。
103.在一些实施例中，第二隔离层103d接触导电层103b的一上表面103g。在一些实施例中，第二隔离层103d至少部分被主动区101a所围绕。在一些实施例中，第二隔离层103d的一上表面103i大致低于半导体基底101的上表面101b以及第一隔离层103a的一上表面103h。
104.在一些实施例中，第二隔离层103d包括介电材料，例如氧化物。在一些实施例中，第二隔离层103d包含一隔离材料，例如氧化硅、氮化硅、氮氧化硅、类似物或其组合。在一些实施例中，第一隔离层103a与第二隔离层103d包括一相同材料或不同材料。在一些实施例中，第一隔离层103a的一厚度大致大于或等于第二隔离层103d的一厚度。在一些实施例中，第二隔离层103d的厚度介于大约1nm到大约3nm的范围之间。在一些实施例中，第二隔离层103d的厚度大约为1.5nm。
105.在一些实施例中，字元线103还包括一功函数组件103e以及一栅极隔离组件103f，功函数组件103e设置在导电层103b与导电组件103c上，栅极隔离组件103f设置在功函数组件103e上。在一些实施例中，功函数组件103e与栅极隔离组件103f被第一隔离层103a所围绕。在一些实施例中，功函数组件103e被第二隔离层103d所围绕。
106.在一些实施例中，功函数组件103e的一上表面103j大致与第二隔离层103d的上表面103i呈共面。在一些实施例中，功函数组件103e包括多晶硅(polysilicon或是polycrystalline silicon)。在一些实施例中，功函数组件103e具有一低功函数。在一些实施例中，功函数组件103e具有双功函数，并包括金属与多晶硅。在一些实施例中，功函数组件103e当成是一栅极电极。
107.在一些实施例中，栅极隔离组件103f设置在第二隔离层103d与功函数组件103e上。在一些实施例中，栅极隔离组件103f接触第二隔离层103d与功函数组件103e。在一些实施例中，栅极隔离组件103f接触功函数组件103e的上表面103j以及第二隔离层103d的上表面103i。在一些实施例中，功函数组件103e与栅极隔离组件103f被第一隔离层103a所围绕。在一些实施例中，栅极隔离层103f设置在半导体基底101的上表面101b上。
108.在一些实施例中，栅极隔离层103f的一宽度w1大致大于或等于第二隔离层103d与功函数组件103e的一总宽度w2。在一些实施例中，总宽度w2为两倍的第二隔离层103d的厚度加上功函数组件103e的一厚度的总和。在一些实施例中，栅极隔离组件103f包括介电材料，例如氮化物。在一些实施例中，栅极隔离层103f当成是一栅极介电质。
109.在一些实施例中，存储器元件100还包括一绝缘结构102，邻近字元线103设置。在一些实施例中，绝缘结构102从上表面101b朝向下表面101c而延伸进入半导体基底101。在
一些实施例中，绝缘结构102为一浅沟隔离(sti)。在一些实施例中，绝缘结构102界定主动区101a的一边界。在一些实施例中，绝缘结构102包含一隔离材料，例如氧化硅、氮化硅、氮氧化硅、类似物或其组合。在一些实施例中，绝缘结构102的一深度大致大于字元线103的一深度。
110.在一些实施例中，存储器元件100还包括一遮罩层104，设置在半导体基底101的上表面101b上以及在绝缘结构102上。在一些实施例中，遮罩层104设置在第一隔离层103a上。在一些实施例中，遮罩层104接触第一隔离层103a的上表面103h。在一些实施例中，遮罩层104设置在栅极隔离组件103f与半导体基底101之间，以及在栅极隔离组件103f与绝缘结构102之间。在一些实施例中，遮罩层104包括介电材料，例如氮化物或类似物。
111.因为第二隔离层103d设置在功函数组件103e与导电层103b之间，所以增加或改善功函数组件103e与导电层103b间的粘着性。因此，可防止在一热处理之后功函数组件1203e的收缩或消失。可改善存储器元件100的一整体效能。
112.图2是剖视侧视示意图，例示依据本公开其他实施例的存储器元件200。存储器元件200类似于图1的存储器元件100，除了有一第三隔离层103k在功函数组件103e上，以使功函数组件103e被第二隔离层103d与第三隔离层103k包围之外。在一些实施例中，第一隔离层103a完全被导电层103b与第二隔离层103d所覆盖。在一些实施例中，栅极隔离组件103f被第二隔离层103d所围绕，且设置在第三隔离层103k与功函数组件103e上。
113.在一些实施例中，第三隔离层103k被第二隔离层103d所围绕。在一些实施例中，第三隔离层103k共形于功函数组件103e的上表面103j设置。在一些实施例中，第三隔离层103k的一上表面103m大致低于第二隔离层103d的上表面103i、第一隔离层103a的上表面103h以及半导体基底101的上表面101b。
114.在一些实施例中，第二隔离层103d的一厚度大致等于第三隔离层103k的一厚度。在一些实施例中，第二隔离层103d与第三隔离层103k为一体成形。在一些实施例中，第三隔离层103k包括氧化物。在一些实施例中，第二隔离层103d与第三隔离层103k包括一相同材料。
115.图3是剖视侧视示意图，例示依据本公开其他实施例的存储器元件300。存储器元件300类似于图2的存储器元件200，除了省略在图2的存储器元件200的第三隔离层103k之外。在一些实施例中，栅极隔离组件103f接触功函数组件103e。第二隔离层103d围绕功函数组件103e与栅极隔离组件103f。
116.图4是剖视侧视示意图，例示依据本公开其他实施例的存储器元件400。存储器元件400类似于图2的存储器元件200，除了第二隔离层103d亦设置在半导体基底101的上表面101b上以及在绝缘结构102上之外。在一些实施例中，第二隔离层103d设置在遮罩层104上。在一些实施例中，第二隔离层103d的上表面103i在第一隔离层103a的上表面103h上以及在半导体基底101的上表面101b上。
117.图5是剖视侧视示意图，例示依据本公开其他实施例的存储器元件500。存储器元件500类似于图1的存储器元件100，除了第二隔离层103d设置在功函数组件103e下之外。第二隔离层103d在功函数组件103e与导电层103b之间。在一些实施例中，第二隔离层103d被功函数组件103e、导电层103b以及第一隔离层103a所包围。在一些实施例中，第二隔离层103d的上表面103i完全接触功函数组件103e。在一些实施例中，上表面103i大致低于功函
数组件103e的上表面103j。
118.图6是流程示意图，例示本公开一些实施例的存储器元件100、200、300、400或500的制备方法s600。图7到图37是剖视示意图，例示本公开一些实施例在存储器元件100、200、300、400或500形成中的各中间阶段。
119.如图7到图37所示的各阶段亦例示地在图6中的流程图中描述。在下列的讨论中，如图7到图37所示的各制造阶段参考如图6所示的各处理步骤进行讨论。制备方法6300包括一些步骤，其描述以及说明并不视为对步骤顺序的限制。制备方法s600包括一些步骤(s601、s602、s603、s604、s605、s606、s607)。
120.请参考图7，依据图6的步骤s601，提供一半导体基底101。在一些实施例中，半导体基底101界定有一主动区101a并包括一绝缘结构102，绝缘结构102围绕主动区101a。在一些实施例中，绝缘结构102从半导体基底101的上表面101b朝向下表面101c延伸
·
121.请参考图8，依据图6的步骤s602，形成一凹陷101d以延伸进入半导体基底101中。在一些实施例中，凹陷101d延伸跨经主动区101a。在一些实施例中，凹陷101d的形成包括移除半导体基底101的些部分。在一些实施例中，凹陷101d从半导体基底101的上表面101b朝向下表面101c延伸。
122.请参考图9，依据图6的步骤s603，形成共形于凹陷101d的一第一隔离层103a。在一些实施例中，第一隔离层103a的制作技术包括沉积、氧化或任何其他适合的制程。在一些实施例中，第一隔离层103a的上表面103h大致与半导体基底101的上表面101b呈共面。
123.请参考图10，依据图6的步骤s604，一第一导电材料105共形于第一隔离层103a设置。在一些实施例中，第一导电材料105的制作技术包含沉积或任何其他适合的制程。在一些实施例中，第一导电材料105包括氮化钛(tin)。
124.请参考图11，依据图6的步骤s605，形成被第一导电材料105所围绕的一导电组件103c。在一些实施例中，导电组件103c的制作技术包含设置被第一导电材料105所围绕的一临时导电材料，然后移除临时导电材料的一部分以形成导电组件103c。在一些实施例中，临时导电材料借由沉积或任何其他适合的制程而设置。在一些实施例中，临时导电材料的该部分借由蚀刻或任何其他适合的制程而移除。在一些实施例中，临时导电材料包括钨(w)。
125.请参考图12及图13，依据图6的步骤s606，一第二导电材料106设置在导电组件103c上，且移除第一导电材料105在第二导电材料106上的一部分，以形成一导电层103b。在一些实施例中，导电层103b包围导电组件103c。在一些实施例中，第二导电材料106借由沉积或任何其他适合的制程而设置在导电组件103c上。在一些实施例中，第一导电材料105与第二导电材料106为一相同材料。在一些实施例中，第二导电材料106包括氮化钛。在一些实施例中，在设置如图12所示的第二导电材料106之后，移除第一导电材料105的一部分以形成如图13所示的导电层103b。在一些实施例中，第一导电材料105的该部分借由蚀刻、清洗或任何其他适合的制程所移除。
126.请参考图14及图15，依据图6的步骤s607，形成一第二隔离层103d在导电层103b上且共形于第一隔离层103a。在一些实施例中，第二隔离层103d的形成包括设置一第一隔离层107在半导体基底101、绝缘结构102、导电层103b以及第一隔离层103a上。在一些实施例中，第一隔离层107借由原子层沉积(ald)或任何其他适合的制程而设置。
127.在一些实施例中，在设置如图14所示的第一隔离材料107之后，移除第一隔离材料
107在半导体基底101、绝缘结构102以及第一隔离层103a上的一部分，以形成如图15所示的第二隔离层103d。在一些实施例中，借由非等向性蚀刻、平坦化或任何其他适合的制程而移除第一隔离材料107的该部分。在一些实施例中，第二隔离层103d的一上表面103i大致低于第一隔离层103a的上表面103h以及半导体基底101的上表面101b。在一些实施例中，在形成导电层103b以及形成导电组件103c之后，执行第二隔离层103d的形成。
128.请参考图16及图17，形成一功函数组件103e在导电层103b上并被第二隔离层103d所围绕。在一些实施例中，功函数组件103e的制作技术包含设置一功函数材料108以被如图16所示的第二隔离层103d与第一隔离层103a所围绕，然后移除功函数材料108的一部分以形成如图17所示的功函数组件103e。在一些实施例中，功函数材料108借由沉积、cvd或任何其他适合的制程而设置。在一些实施例中，借由蚀刻或任何其他适合的制程而移除功函数材料108的该部分。在一些实施例中，功函数材料108包括多晶硅。在一些实施例中，功函数组件103e的一上表面103j大致与第二隔离层103d的上表面103i呈共面。
129.请参考图18，一遮罩层104形成在半导体基底101、绝缘结构102以及第一隔离层103a上。在一些实施例中，遮罩层104接触第一隔离层103a的上表面103h。在一些实施例中，遮罩层104的制作技术包含设置一遮罩材料，例如氮化物。
130.请参考图19，一栅极隔离组件103f形成在功函数组件103e、第二隔离层103d以及遮罩层104上。在一些实施例中，栅极隔离层103f的形成包括借由沉积或任何其他适合的制程而设置一栅极隔离材料。在一些实施例中，图1的存储器元件100则形成如图19所示。
131.在一些实施例中，在设置如图14所示的第一隔离材料107之后，图2的存储器元件200的制作技术可包含下列步骤。在设置如图14所示的第一隔离材料107之后，移除第一隔离材料107设置在半导体基底101、绝缘结构102以及第一隔离层103a上的一部分，以形成如图20所示的第二隔离层103d。在一些实施例中，借由非等向性蚀刻、平坦化或任
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其他适合的制程而移除第一隔离材料107的该部分。在一些实施例中，第二隔离层103d的上表面103i大致与第一隔离层103a的上表面103h以及半导体基底101的上表面101b呈共面。
132.在一些实施例中，在形成第二隔离层103d之后，以类似于如上所述以及在图16及图17所描述的各步骤的一方法而形成如图21及图22所示的功函数组件103。在一些实施例中，功函数组件103e的上表面103j大致低于第二隔离层103d的上表面103i。
133.在一些实施例中，在形成如图22所示的功函数组件103e之后，一第三隔离层103k形成在功函数组件103e上，其中如图23所示，第三隔离层103k被第二隔离层103d所围绕。在一些实施例中，第三隔离层103k的形成包括设置一第二隔离材料在功函数组件103e上。在一些实施例中，第二隔离材料借由ald或任何其他适合的制程而设置。在一些实施例中，第三隔离层103k的一上表面103m大致低于第二隔离层103d的上表面103i。在一些实施例中，第一隔离材料107与第二隔离材料包括一相同材料。在一些实施例中，第二隔离层103d与第三隔离层103k为一体成形。
134.在一些实施例中，在形成第三隔离层103m之后，以类似于如上所述以及在图18及图19所描述的各步骤的方法而形成遮罩层104与栅极隔离组件103f。在一些实施例中，图2的存储器元件20则形成如图24所示。
135.在一些实施例中，在形成如图22所示的第二隔离层103d之后，图3的存储器元件300的制作技术可包含下列的步骤。在如图22所示的第二隔离层103d形成之后，遮罩层104
设置在如图25所示的第一隔离层103a与第二隔离层103d上。在一些实施例中，以类似于如上所述以及如图18所描述的该等步骤的方法而设置遮罩层104。在设置遮罩层104之后，以类似于如上所述以及如图19所描述的该等步骤的方法而形成栅极隔离组件103f。在一些实施例中，图3的存储器元件300则形成如图26所示。
136.在一些实施例中，在形成如图13所示的导电层103b之后，图4的存储器元件400的制作技术可包含下列的步骤。在形成如图13所示的导电层103b之后，遮罩层104设置在如图27所示的第一隔离层103a、半导体基底101以及绝缘结构102上。在一些实施例中，以类似于如上所述以及如图18所描述的该等步骤的方法而设置遮罩层104。
137.在一些实施例中，在设置遮罩层104之后，第一隔离材料107设置在遮罩层104与导电层103b上，且共形于如图28所示的第一隔离层103a。在一些实施例中，以类似于如上所述以及如图14所述的该等步骤的方法而设置第一隔离材料107。在一些实施例中，第二隔离层103d则形成如图28所示。
138.在一些实施例中，在形成第二隔离层103d之后，功函数材料108设置如图29所示。在一些实施例中，以类似于如上所示以及如图16所描述的该等步骤的方法而设置功函数材料108。在一些实施例中，在设置功函数材料108之后，移除功函数材料108的一部分以形成如图30所示的功函数组件103e。在一些实施例中，以类似于如上所述以及如图17所描述的该等步骤的方法而移除功函数材料108的该部分。
139.在一些实施例中，在形成功函数组件103e之后，第三隔离层103k设置在如图31所示的功函数组件103e上。在一些实施例中，以类似于如上所述以及如图23所描述的该等步骤的方法而设置第一隔离层103k。在一些实施例中，在形成第三隔离层103k之后，栅极隔离组件103f形成在如图32所示的第二隔离层103d与第三隔离层103k上。在一些实施例中，以类似于如上所述以及如图19所描述的该等步骤的方法而形成栅极隔离组件103f。在一些实施例中，图4的存储器元件400则形成如图32所示。
140.在一些实施例中，在形成如图13所示的导电层103b之后，图5的存储器元件500的制作技术可包含下列的步骤。在一些实施例中，在形成如图13所示的导电层103b之后，一第二隔离层103d形成在如图33所示的导电层103b上。在一些实施例中，以类似于如上所述以及如图14及图15所描述的该等步骤的方法而形成第二隔离层103d。
141.在一些实施例中，在形成第二隔离层103d之后，功函数组件103e则形成如图35所示。在一些实施例中，以类似于如上所述以及如图16及图17所描述的该等步骤的方法而形成功函数组件103e。在一些实施例中，第二隔离层103d的上表面103i大致低于功函数组件103e的上表面103j。
142.在一些实施例中，在形成功函数组件103e之后，遮罩层104与栅极隔离组件103f则分别形成如图36及图37所示。在一些实施例中，以类似于如上所述以及如图18及图19所描述的该等步骤的方法而形成遮罩层104与栅极隔离组件103f。在一些实施例中，图5的存储器元件500则形成如图37所示。
143.本公开的一实施例提供一种存储器元件。该存储器元件包括一半导体基底，界定有一主动区并具有一凹陷，该凹陷延伸进入该半导体基底；以及一字元线，设置在该凹陷内；其中该字元线包括一第一隔离层、一导电层、一导电组件以及一第二隔离层，该第一隔离层设置在该凹陷内且共形于该凹陷，该导电层被该第一隔离层所围绕，该导电组件被该
导电层所包围，该第二隔离层设置在该导电层上且共形于该第一隔离层。
144.本公开的另一实施例提供一种存储器元件。该存储器元件包括一半导体基底，界定有一主动区并包括一凹陷，该凹陷延伸进入该半导体基底中；以及一字元线，设置在该凹陷内；其中该字元线包括一第一隔离层、一导电层、一导电组件、一第二隔离层、一功函数组件以及一第三隔离层，该第一隔离层设置在该凹陷内且共形于该凹陷，该导电层被该第一隔离层所围绕，该导电层被该导电层所包围，该第二隔离层设置在该导电层上且共形于该第一隔离层，该功函数组件被该第二隔离层所围绕，该第三隔离层被该第二隔离层所围绕且设置在该功函数组件上。
145.本公开的另一实施例提供一种存储器元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底界定有一主动区并包括一绝缘结构，该绝缘结构围绕该主动区；形成一凹陷以延伸进入该半导体基底中并跨经该主动区；形成一第一隔离层以共形于该凹陷；设置一第一导电材料以共形于该第一隔离层；形成一导电组件以被该第一导电材料所围绕；设置一第二导电材料在该导电组件上并移除该第一导电材料在该第二导电材料上的一部分，以形成一导电层而包围该导电组件；以及形成一第二隔离层在该导电层上且共形于该第一隔离层。
146.总的，因为一隔离层设置在一字元线中的一功函数组件与一导电层之间，所以增加或改善在该功函数组件与该导电层之间的粘着性。因此，可防止在一热处理之后该功函数组件的收缩或消失。改善该存储器元件的一整体效能以及该存储器元件的制造流程。
147.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
148.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。

技术特征：
1.一种存储器元件的制备方法，包括：提供一半导体基底，该半导体基底界定有一主动区并包括一绝缘结构，该绝缘结构围绕该主动区；形成一凹陷以延伸进入该半导体基底中并跨经该主动区；形成一第一隔离层以共形于该凹陷；设置一第一导电材料以共形于该第一隔离层；形成一导电组件以被该第一导电材料所围绕；设置一第二导电材料在该导电组件上并移除该第一导电材料在该第二导电材料上的一部分，以形成一导电层而包围该导电组件；以及形成一第二隔离层在该导电层上且共形于该第一隔离层。2.如权利要求1所述的存储器元件的制备方法，其中在形成该导电层与形成该导电组件之后，执行该第二隔离层的形成。3.如权利要求1所述的存储器元件的制备方法，其中该第二隔离层的形成包括借由原子层沉积而设置一隔离材料。4.如权利要求3所述的存储器元件的制备方法，其中该第二隔离层的形成包括借由非等向性蚀刻而移除该隔离材料的一部分。5.如权利要求1所述的存储器元件的制备方法，其中该第二隔离层的一上表面大致低于该第一隔离层的一上表面以及该半导体基底的一上表面。6.如权利要求1所述的存储器元件的制备方法，其中该第二隔离层的一上表面大致与该第一隔离层的一上表面以及该半导体基底的一上表面呈共面。7.如权利要求1所述的存储器元件的制备方法，还包括形成一功函数组件在该导电层上，其中该功函数组件被该第二隔离层所围绕。8.如权利要求7所述的存储器元件的制备方法，其中该功函数组件的一上表面大致与该第二隔离层的一上表面呈共面。9.如权利要求7所述的存储器元件的制备方法，其中该功函数组件的一上表面大致低于该第二隔离层的一上表面。10.如权利要求7所述的存储器元件的制备方法，还包括形成一第三隔离层在该功函数组件上，其中该第三隔离层被该第二隔离层所围绕。

技术总结
本公开提供一种存储器元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底界定有一主动区并包括一绝缘结构，该绝缘结构围绕该主动区；形成一凹陷以延伸进入该半导体基底中并跨经该主动区；形成一第一隔离层以共形于该凹陷；设置一第一导电材料以共形于该第一隔离层；形成一导电组件以被该第一导电材料所围绕；设置一第二导电材料在该导电组件上并移除该第一导电材料在该第二导电材料上的一部分，以形成一导电层而包围该导电组件；以及形成一第二隔离层在该导电层上且共形于该第一隔离层。一隔离层。一隔离层。


技术研发人员：许越 陈炜彤
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.12.28
技术公布日：2023/7/25