校正设计布局的方法、计算装置和制造半导体装置的方法与流程

校正设计布局的方法、计算装置和制造半导体装置的方法
1.本技术要求于2022年1月19日在韩国知识产权局提交的第10-2022-0007809号韩国专利申请和于2022年4月5日在韩国知识产权局提交的第10-2022-0042030号韩国专利申请的优先权，所述韩国专利申请中的每个的公开通过引用全部包含于此。
技术领域
2.示例实施例总体上涉及半导体设计，并且更具体地，涉及使用机器学习校正半导体装置的设计布局的方法、执行该方法的计算装置以及使用该方法制造半导体装置的方法。


背景技术：

3.在用于半导体装置的集成电路的设计中，可准备电路的布局，然后可通过掩模(诸如，光掩模)将布局转印(transfer)到晶片表面。随着半导体装置已经变得高度集成，集成电路设计已经变得更复杂。因此，在光刻工艺所需的掩模上精确地实现根据原始预期设计的布局正在变得越来越重要。此外，当来自曝光装置中使用的光源的光的波长接近半导体装置的特征的尺寸时，可由于光衍射、干涉等而发生图案上的失真现象。结果，可在光刻工艺期间在晶片上发生光学邻近效应(ope)(即，非预期/失真的光学效应)。


技术实现要素：

4.一些示例实施例可提供一种校正半导体装置的设计布局的方法，该方法能够基于机器学习来估计半导体装置的图案的未对准值。
5.一些示例实施例可提供一种计算装置，该计算装置执行校正半导体装置的设计布局的方法，该方法能够基于机器学习来估计半导体装置的图案的未对准值。
6.一些示例实施例可提供一种使用校正半导体装置的设计布局的方法来制造半导体装置的方法，该方法能够基于机器学习来估计半导体装置的图案的未对准值。
7.根据一些示例实施例，在校正半导体装置的设计布局的方法中，测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；并且通过使用估计的未对准值来生成半导体装置的目标布局。
8.根据一些示例实施例，一种计算装置包括多个处理器，并且所述多个处理器中的至少一个处理器通过以下步骤执行校正半导体装置的设计布局的方法：测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；并且使用估计的未对准值来生成半导体装置的目标布局。
9.根据一些示例实施例，在制造半导体装置的方法中，生成与半导体装置的设计相关联的原始布局；通过估计基于原始布局制造的半导体装置的图案的未对准值，来生成第一校正后的布局；通过对第一校正后的布局执行光学邻近校正和位置校正来生成第二校正
后的布局；使用第二校正后的布局来生成掩模；并且使用所述掩模来制造目标半导体装置。
10.因此，根据示例实施例，通过测量基于原始布局制造的图案的点的一部分的未对准值并基于测量未对准值的步骤估计未测量点的未对准值，来校正原始布局。因此，可提高关于复杂结构的校正的效率，并且可减少与校正相关联的时间。
附图说明
11.通过参照附图详细描述本公开的示例实施例，本公开的以上和其他特征将变得更清楚。
12.图1是示出根据示例实施例的半导体检查系统(semiconductor inspection system)的框图。
13.图2是示出根据示例实施例的图1的半导体检查系统中的计算装置的示例的框图。
14.图3至图6是示出根据示例实施例的校正半导体装置的设计布局的方法的流程图。
15.图7是示出根据示例实施例的校正设计布局的方法可应用于的半导体装置的框图。
16.图8示意性地示出根据示例实施例的图7的非易失性存储器装置的结构。
17.图9是示出根据示例实施例的图7中的存储器单元阵列的示例的框图。
18.图10是示出根据示例实施例的图9的存储器块中的一个的电路图。
19.图11是根据示例实施例的非易失性存储器装置的布局图。
20.图12是沿着图11的线a-a'截取的剖视图。
21.图13a和图13b示出根据示例实施例的图11的非易失性存储器装置中的模制结构(mold structure)。
22.图14a是用于解释第一图案的位置偏移的示图。
23.图14b示出图14a中的第一图案的位置偏移的剖视图。
24.图15示出根据示例实施例的在非易失性存储器装置中设置感兴趣区域。
25.图16和图17各自示出当第一感兴趣区域的坐标值被输入到图2的计算装置中的用户接口时可在显示器中显示的校正表的示例。
26.图18a、图18b和图18c示出可包括在图2中的人工神经网络中的神经网络模型的网络结构的示例。
27.图19至图21示出根据示例实施例的非易失性存储器装置的平面图。
28.图22是示出包括多个半导体存储器芯片的半导体晶片的平面图。
29.图23示出在图22中的半导体晶片中捕获的每个半导体存储器芯片的存储器单元区域的图案的未对准值。
30.图24示出根据示例实施例的半导体制造工艺的示例。
31.图25是示出根据示例实施例的制造半导体装置的方法的流程图。
具体实施方式
32.在下文中将参照附图更全面地描述本公开的示例实施例。在整个附图中，相同的附图标记可指代相同的元件。
33.图1是示出根据示例实施例的半导体检查系统的框图。
34.参照图1，半导体检查系统400可包括图像检测装置410和计算装置500。
35.图像检测装置410可包括卡盘(chuck)412和图像测量装置415。晶片wf可被装载在卡盘412上。图像测量装置415可获得形成在晶片wf的半导体基底上的图案的图像。图像测量装置415可使用源(诸如，电子束)来获得图像。在一个示例实施例中，图像检测装置410可以是纳米几何研究(nano geometry research，ngr)装置，纳米几何研究(ngr)装置是几何验证装置。在一个示例实施例中，图像检测装置410可以是扫描电子显微镜(sem)装置。
36.计算装置500可接收和处理从图像检测装置410获得的图像数据。
37.计算装置500可基于形成在半导体装置中的图案的图像来测量基于原始布局制造的晶片wf中的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值，可使用基于测量的点的一部分的未对准值训练的人工神经网络来估计目标图案的未测量点的未对准值，并且可通过使用估计的未对准值校正原始布局来提供校正后的布局。
38.图2是示出根据示例实施例的图1的半导体检查系统中的计算装置的示例的框图。
39.参照图2，计算装置500可包括处理器510、随机存取存储器520、装置驱动器530、存储装置540、调制解调器550和用户接口560。
40.处理器510中的至少一个处理器可执行利用人工神经网络(ann)610实现的半导体工艺机器学习模块。半导体工艺机器学习模块可基于机器学习来估计目标图案的未测量点的未对准值，并且可通过使用估计的未对准值校正原始布局来提供校正后的布局。
41.在一些示例实施例中，ann 610可被实现为可由处理器510中的至少一个处理器执行的指令或程序代码。在这种情况下，至少一个处理器可将指令加载到随机存取存储器520。
42.在一些示例实施例中，处理器510中的至少一个处理器可被制造为实现ann 610。例如，至少一个处理器510可实现各种机器学习模块。至少一个处理器510可接收与ann 610对应的信息以实现ann 610。
43.处理器510可包括例如至少一个通用处理器(诸如，中央处理器cpu 511、应用处理器ap 512等)。此外，处理器510可包括至少一个专用处理器(诸如，神经处理器npu 513、神经形态处理器np 514、图形处理器gpu 515等)。处理器510可包括两个或更多个异构处理器。
44.随机存取存储器520可用作计算装置500的处理器510的操作存储器、主存储器或系统存储器。随机存取存储器520可包括易失性存储器(诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)等)或者非易失性存储器(诸如，相变随机存取存储器(pram)、铁电随机存取存储器(fram)、磁随机存取存储器(mram)、电阻随机存取存储器(rram)等)。
45.装置驱动器530可根据处理器510的请求来控制外围电路(诸如，存储装置540、调制解调器550、用户接口560等)。存储装置540可包括固定存储装置(诸如，硬盘驱动器、固态驱动器(ssd)等)或者可附接存储装置(诸如，外部硬盘驱动器、外部ssd、存储卡等)。
46.调制解调器550可通过各种通信类型(诸如，以太网、5g移动通信等)与外部装置执行有线或无线通信。
47.用户接口560可从用户接收信息并将信息提供给用户。用户接口560可包括至少一个输出接口(诸如，显示器561、扬声器562等)和至少一个输入接口(诸如，鼠标563、键盘564、触摸输入装置565等)。
48.ann 610可通过调制解调器550接收指令或代码，并将指令存储在存储装置540中。在一些示例实施例中，ann 610的指令可被存储在可附接存储装置中，并且可附接存储装置可由用户连接到计算装置500。ann 610的指令可被加载到随机存取存储器520以快速执行指令。
49.图3至图6是示出根据示例实施例的校正半导体装置的设计布局的方法的流程图。
50.参照图3，为了校正半导体装置的设计布局，测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值(操作s100)。使用基于测量的点的一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值(操作s200)。
51.可使用随机森林算法来执行人工神经网络的训练。随机森林算法可包括自助法处理(bootstrap process)和套袋处理(bagging process)，自助法处理允许给定数据中的重复以生成与数据集的大小相同的大小的数据集，套袋处理基于由自助法处理生成的数据结合每个弱学习器。
52.可基于测量的未对准值使用自助法处理来生成与数据集具有相同大小的t个采样数据集。另外，可基于要生成的t个采样数据集来对构成森林的学习器进行训练和建模。由自助法处理训练的学习器可减小方差并同时保持偏差以提高学习器的性能。最后，可将训练后和建模后的学习器中的每个套袋到随机森林中。可基于套袋后的随机森林生成图案未对准值预测模型。
53.使用估计的未对准值来生成半导体装置的目标布局(操作s300)。对目标布局执行光学邻近校正(opc)(操作s400)。
54.参照图4，为了测量点的一部分的未对准值(操作s100)，选择(或确定)半导体装置中的多个感兴趣区域(图11中的roi1和roi2)(操作s110)，并且使用测量装置测量目标图案的点的一部分的未对准值(操作s130)。
55.为了选择(或确定)多个感兴趣区域roi1和roi2(操作s110)，可输入表示多个感兴趣区域roi1和roi2中的每个的矩形的对角线方向上的第一拐角和第二拐角中的每个的坐标值。
56.参照图5，为了估计未测量点的未对准值(操作s200)，利用测量的未对准值作为训练数据来训练人工神经网络(操作s210)，使用训练后的人工神经网络来估计目标图案的未测量点的未对准值(操作s230)，并且基于交叉验证来评估估计的未对准值以确定估计的未对准值是否正确(例如，准确)(操作s250)。
57.交叉验证可以是k折交叉验证。通过将估计的未对准值随机分类为具有大致相同数量的数据的k折集合，然后使用k-1数量的集合作为训练集并且使用单个剩余集合作为测试集合来执行k折交叉验证。k折交叉验证是将上述处理重复k次以评估相对于测试集在训练集中形成的预测模型的方法。这里，k是大于二的自然数。
58.当确定估计的未对准值不合适(操作s250中的否)时，处理返回到操作s130。
59.参照图5和图6，当确定估计的未对准值合适(操作s250中的是)时，为了生成目标布局(操作s300)，通过基于估计的未对准值校正原始布局来生成校正后的布局(操作s310)，并且基于在半导体装置中测量的值确定校正后的布局是否合适(操作s330)。当确定校正后的布局不合适(操作s330中的否)时，处理返回到操作s130。
60.当确定校正后的布局合适(操作s330中的是)时，提供校正后的布局作为目标布局(操作s350)。
61.图7是示出根据示例实施例的校正设计布局的方法可应用于的半导体装置的框图。
62.在下文中，假设半导体装置对应于非易失性存储器装置。
63.参照图7，非易失性存储器装置100可包括存储器单元阵列(mca)200和外围电路300。外围电路300可包括页缓冲器电路310、数据输入/输出(i/o)电路320、控制电路350、电压生成器340和地址解码器330。
64.存储器单元阵列200可通过串选择线ssl、多条字线wl和地选择线gsl连接到地址解码器330。
65.另外，存储器单元阵列200可通过多条位线bl连接到页缓冲器电路310。存储器单元阵列200可包括连接到多条字线wl和多条位线bl的多个非易失性存储器单元。
66.存储器单元阵列200可包括多个存储器块blk1至blkz，并且存储器块blk1至blkz中的每个可具有三维(3d)结构。这里，z是正整数。存储器单元阵列200可包括多个垂直单元串(例如，nand串)，并且每个垂直单元串包括相对于彼此堆叠的多个存储器单元。
67.控制电路350可从外部存储器控制器接收命令cmd、地址addr和控制信号ctrl，并且可控制例如非易失性存储器装置100的擦除循环、编程循环和读取操作。编程循环可包括编程操作和编程验证操作，并且擦除循环可包括擦除操作和擦除验证操作。
68.在示例实施例中，控制电路350可基于命令cmd生成用于控制电压生成器340的控制信号ctl，可生成用于控制页缓冲器电路310的页缓冲器控制信号pctl，可生成用于控制地址解码器330的切换控制信号scs，并且可基于地址addr生成行地址r_addr和列地址c_addr。控制电路350可将行地址r_addr提供到地址解码器330，可将列地址c_addr提供到数据i/o电路320，可将控制信号ctl提供到电压生成器340并且可将页缓冲器控制信号pctl提供到页缓冲器电路310。
69.地址解码器330可通过串选择线ssl、多条字线wl和地选择线gsl连接到存储器单元阵列200。在编程操作或读取操作期间，地址解码器330可基于行地址r_addr将多条字线wl中的一条确定为选择的字线，并且可将多条字线wl中的除了选择的字线之外的剩余字线确定为未选择的字线。
70.电压生成器340可基于来自控制电路350的控制信号ctl使用从存储器控制器提供的外部电压evc，来生成与非易失性存储器装置100的操作相关联的字线电压vwl。字线电压vwl可通过地址解码器330施加到多条字线wl。
71.例如，在擦除操作期间，电压生成器340可将擦除电压施加到选择的存储器块的阱，并且可将地电压施加到选择的存储器块的所有字线。在擦除验证操作期间，电压生成器340可将擦除验证电压施加到选择的存储器块的所有字线，或者可基于字线将擦除验证电压施加到选择的存储器块的字线。
72.例如，在编程操作期间，电压生成器340可将编程电压施加到选择的字线，并且可将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压生成器340可将编程验证电压施加到选择的字线，并且可将验证通过电压施加到未选择的字线。另外，在读取操作期间，电压生成器340可将读取电压施加到选择的字线，并且可将读取通过电压施加到
未选择的字线。
73.页缓冲器电路310可通过多条位线bl连接到存储器单元阵列200。页缓冲电路310可包括多个页缓冲器pb。页缓冲器电路310可暂时存储要编程在选择的页中的数据或从存储器单元阵列200的选择的页读出的数据。
74.在示例实施例中，包括在多个页缓冲器pb中的每个中的页缓冲器单元和包括在多个页缓冲器pb中的每个中的高速缓存锁存器可彼此间隔开，并且可具有单独的结构。因此，可增大页缓冲器单元上的布线的自由度，并且可降低布局的复杂性。另外，因为高速缓存锁存器与数据i/o线邻近，所以可减小高速缓存锁存器与数据i/o线之间的距离，并且因此，可提高数据i/o速度。
75.数据i/o电路320可通过多个数据线dl连接到页缓冲器电路310。在编程操作期间，数据i/o电路320可从存储器控制器接收编程数据data，且基于从控制电路350接收的列地址c_addr将编程数据data提供到页缓冲器电路310。在读取操作期间，数据i/o电路320可基于从控制电路350接收的列地址c_addr将读取数据data提供到存储器控制器。
76.图8示意性地示出根据示例实施例的图7的非易失性存储器装置的结构。
77.参照图8，非易失性存储器装置100可包括第一半导体层l1和第二半导体层l2。第一半导体层l1可相对于第二半导体层l2被堆叠在垂直方向vd上。第二半导体层l2可在垂直方向vd上被设置在第一半导体层l1下方，并且因此，第二半导体层l2可靠近基底。例如，在第一半导体层l1和第二半导体层l2之中，第二半导体层l2可被设置为更靠近基底。
78.在示例实施例中，图7中的存储器单元阵列200可被形成(或设置)在第一半导体层l1上，并且图7中的外围电路300可被形成(或设置)在第二半导体层l2上。
79.因此，非易失性存储器装置100可具有其中存储器单元阵列200设置在外围电路300上的结构(也就是说，外围上单元(cop)结构)。cop结构可有效地减小水平方向上的面积并且增大非易失性存储器装置100的集成度。
80.在示例实施例中，第二半导体层l2可包括基底，并且通过在基底上形成晶体管和用于对晶体管进行布线的金属图案，外围电路300可被形成在第二半导体层l2中。在在第二半导体层l2上形成外围电路300之后，可形成包括存储器单元阵列200的第一半导体层l1，并且可形成用于将存储器单元阵列200的字线wl和位线bl连接到形成在第二半导体层l2中的外围电路300的金属图案。例如，字线wl可在第一水平方向hd1上延伸，并且位线bl可在第二水平方向hd2上延伸。
81.图9是示出根据示例实施例的图7中的存储器单元阵列的示例的框图。
82.参照图9，存储器单元阵列200可包括沿着包括第一水平方向hd1、第二水平方向hd2和垂直方向vd的多个方向延伸的多个存储器块blk1至blkz，其中，z是正整数。在一个实施例中，存储器块blk1至blkz由图7中的地址解码器330选择。例如，地址解码器330可在存储器块blk1至blkz之中选择与块地址对应的存储器块blk。
83.图10是示出根据示例实施例的图9的存储器块中的一个的电路图。
84.图10的存储器块blki可以以三维结构(或垂直结构)被形成在基底sub上。例如，可在基本上垂直于基底sub的垂直方向vd上形成包括在存储器块blki中的多个存储器单元串。这里，i对应于1至z中的一个。
85.参照图10，存储器块blki可包括连接在位线bl1、bl2和bl3与共源极线csl之间的
存储器单元串(或nand串)ns11至ns33。存储器单元串ns11至ns33中的每个可包括串选择晶体管sst、多个存储器单元mc1至mc8和地选择晶体管gst。在图10中，存储器单元串ns11至ns33中的每个被示出为包括八个存储器单元mc1至mc8。然而，本公开的实施例不限于此。例如，在一些示例实施例中，存储器单元串ns11至ns33中的每个可包括任何数量的存储器单元。
86.串选择晶体管sst可连接到对应的串选择线ssl1至ssl3。多个存储器单元mc1至mc8可分别连接到对应的字线wl1至wl8。地选择晶体管gst可连接到对应的地选择线gsl1至gsl3。串选择晶体管sst可连接到对应的位线bl1、bl2和bl3，并且地选择晶体管gst可连接到共源极线csl。
87.具有相同高度的字线(例如，wl1)可共同连接，并且地选择线gsl1至gsl3和串选择线ssl1至ssl3可分离。
88.图11是根据示例实施例的非易失性存储器装置的布局图。图12是沿着图11的线a-a'截取的剖视图。
89.参照图11，非易失性存储器装置100包括外围逻辑结构ps、水平导电基底usb和电极结构st。外围逻辑结构ps可对应于图8中的第二半导体层l2，并且电极结构st可对应于图8中的第一半导体层l1。电极结构st包括单元阵列区域cr和单元延伸区域cer。
90.包括多个存储器单元的存储器单元阵列(例如，图7中的200)可被形成在单元阵列区域cr中。在一个示例实施例中，可在单元阵列区域cr中形成将在下面描述的垂直结构vs和位线bl。
91.单元延伸区域cer可在单元阵列区域cr周围。在一个示例实施例中，单元阵列区域cr和单元延伸区域cer可沿着字线切割区域wlc延伸的方向延伸。在示例实施例中，单元阵列区域cr和单元延伸区域cer可沿着第一水平方向hd1延伸。将在下面描述的多个电极焊盘(pad，也称为垫)(或称为电极层)ep1至ep8可在单元延伸区域cer中逐步被堆叠。
92.电极结构st可包括由字线切割区域wlc分开的存储器块(例如，blk1至blkz)。
93.在一个示例实施例中，如图11中所示，单元延伸区域cer可在单元阵列区域cr的一侧。在一个示例实施例中，单元延伸区域cer可被设置在单元阵列区域cr的两侧，而单元阵列区域cr介于其间。
94.在一个示例实施例中，单个电极结构st可在外围逻辑结构ps上。在一个示例实施例中，两个或更多个电极结构st可在外围逻辑结构ps上。
95.第一穿透电极区域thv_r1可由在垂直方向vd上不与水平导电基底usb叠置的外围逻辑结构ps限定。第一穿透电极区域thv_r1可在第二水平方向hd2上延伸。
96.第二穿透电极区域thv_r2可由电极结构st限定。在一个示例实施例中，第二穿透电极区域thv_r2可被限定为在第一水平方向hd1上延伸的区域。在一个示例实施例中，第二穿透电极区域thv_r2可仅被限定在单元阵列区域cr中，而不被限定在单元延伸区域cer中。在一个示例实施例中，可在所有存储器块blk1至blkz中限定第二穿透电极区域thv_r2。
97.板接触插塞区域pcc_r可被限定在水平导电基底usb的不与电极结构st叠置的区域上。板接触插塞区域pcc_r可沿着第二水平方向hd2延伸。板接触插塞区域pcc_r被限定为比第一穿透电极区域thv_r1靠近电极结构st。
98.第一穿透电极区域thv_r1和第二穿透电极区域thv_r2可以是其中设置有穿透电
极(图12的thv1和thv2)的区域。板接触插塞区域pcc_r可以是其中设置有板接触插塞(图12的pcc1)的区域。这将在下面在图12的描述中更具体地进行描述。
99.参照图11和图12，非易失性存储器装置100可包括外围逻辑结构ps和单元阵列结构cs。
100.外围逻辑结构ps可包括传输晶体管ptr、下连接布线体pw和外围逻辑绝缘膜110。传输晶体管ptr可在基底101上。传输晶体管ptr可被包括在图7中的页缓冲器电路310中，或者可被包括在图7中的地址解码器330中。
101.基底101可以是体硅或绝缘体上硅(soi)。在一个示例实施例中，基底101可以是硅基底或者可包括其他材料。外围逻辑绝缘膜110可被形成在基底101上。外围逻辑绝缘膜110可包括例如氧化硅、氮化硅、氮氧化硅或低介电常数材料。
102.下连接布线体pw可在外围逻辑绝缘膜110中。下连接布线体pw可连接到传输晶体管ptr。
103.单元阵列结构cs可包括外围逻辑结构ps上的水平导电基底usb和水平导电基底usb上的电极结构st。
104.水平导电基底usb可在外围逻辑结构ps上。水平导电基底usb可包括第一开口op1。第一开口op1可暴露外围逻辑结构ps的一部分或对外围逻辑结构ps的一部分开放。
105.水平导电基底usb可以是共源极板。在一个示例实施例中，水平导电基底usb可用作图10的共源极线csl。水平导电基底usb可包括导电半导体膜、金属硅化物膜或金属膜。
106.在一个示例实施例中，水平导电基底usb可被形成为多个层或单个层。
107.填充绝缘膜148可在外围逻辑结构ps上。填充绝缘膜148可填充第一开口op1。电极结构st可在水平导电基底usb上。电极结构st可覆盖水平导电基底usb的一部分。在一个示例实施例中，水平导电基底usb可包括在垂直方向vd上与电极结构st叠置的第一区域和在垂直方向vd上不与电极结构st叠置的第二区域。水平导电基底usb的第二区域可包括图11中的板接触插塞区域pcc_r。
108.电极结构st可包括在垂直方向vd上堆叠的多个电极焊盘ep1、ep2、ep3、ep4、ep 5、ep6、ep7和ep8。电极结构st可包括多个电极焊盘ep1、ep2、ep3、ep4、ep 5、ep6、ep7和ep8之间的电极间绝缘膜(或称为电极间绝缘层)ild。
109.电极结构st可包括绝缘模制部件ims。绝缘模制部件ims可在垂直方向vd上与水平导电基底usb的第一开口op1叠置。绝缘模制部件ims可包括图11中的第二穿透电极区域thv_r2。绝缘模制部件ims可包括具有蚀刻选择比的牺牲模制绝缘膜ild_sc和电极间绝缘膜ild。电极间绝缘膜ild和牺牲模制绝缘膜ild_sc可交替堆叠。例如，电极间绝缘膜ild可包括氧化硅，并且牺牲模制绝缘膜ild_sc可包括氮化硅。
110.字线切割区域wlc可被设置在电极结构st中。字线切割区域wlc可在第一水平方向hd1上延伸。每个字线切割区域wlc可在第二水平方向hd2上彼此间隔开。每个字线切割区域wlc可完全切割电极结构st。由两个邻近的字线切割区域wlc切割的电极结构st可形成存储器块blk1至blkz中的一个。
111.多个垂直结构vs可在水平导电基底usb上。多个垂直结构vs可穿透电极结构st。多个垂直结构vs可电连接到水平导电基底usb。垂直结构vs可包括在垂直方向vd上延伸的侧壁部和将垂直结构vs的侧壁部进行连接的底部。垂直结构vs的侧壁部可具有管形，管形内
部具有例如圆柱形或通心粉形的中空空间。
112.第一层间绝缘膜142可在外围逻辑结构ps上。第一层间绝缘膜142可覆盖电极结构st和水平导电基底usb。第二层间绝缘膜144和第三层间绝缘膜146可顺序地被形成在第一层间绝缘膜142上。字线切割区域wlc的一部分可延伸到第二层间绝缘膜144。
113.位线bl可在电极结构st上。位线bl可在第二水平方向hd2上延伸。位线bl可电连接到多个垂直结构vs中的至少一个。
114.位线bl可在第三层间绝缘膜146上。位线bl可经由位线焊盘bl_pad和位线插塞bl_pg电连接到垂直结构vs。位线bl、位线焊盘bl_pad和位线插塞bl_pg各自包括导电材料。
115.多个电极插塞wl_pg可在第一层间绝缘膜至第三层间绝缘膜142、144和146中。多个电极插塞wl_pg可在单元延伸区域cer中。
116.每个电极插塞wl_pg可电连接到相应的电极焊盘ep1至ep8。相应的电极插塞wl_pg可连接相应的电极焊盘ep1至ep8与字线连接布线wl_cw。
117.第一穿透电极thv1可在第一穿透电极区域thv_r1中。第一穿透电极thv1可在垂直方向vd上延伸。第一穿透电极thv1可在第一层间绝缘膜至第三层间绝缘膜142、144和146以及外围逻辑绝缘膜110中。第一穿透电极thv1可不穿透电极结构st。第一穿透电极thv1可连接到下连接布线体pw和第一穿透电极连接布线thv1_cw。
118.第一板接触插塞pcc1可在板接触插塞区域pcc_r中。第一板接触插塞pcc1可在垂直方向vd上延伸。第一板接触插塞pcc1可在第一层间绝缘膜至第三层间绝缘膜142、144和146中。第一板接触插塞pcc1可不穿透电极结构st。
119.第一板接触插塞pcc1可连接到水平导电基底usb。第一板接触插塞pcc1可在水平导电基底usb的第二区域中电连接到水平导电基底usb。第一板接触插塞pcc1可连接到第一板接触连接布线pcc1_cw。第一板接触插塞pcc1的一部分可在水平导电基底usb中。
120.第二穿透电极thv2可在第二穿透电极区域thv_r2中。第二穿透电极thv2可在垂直方向vd上延伸。第二穿透电极thv2可在绝缘模制部件ims、填充绝缘膜148和外围逻辑绝缘膜110中。第二穿透电极thv2可穿透电极结构st(例如，绝缘模制部件ims)。第二穿透电极thv2可在单元阵列区域cr中。第二穿透电极thv2可穿过第一开口op1。第二穿透电极thv2可连接到下连接布线体pw和第二穿透电极连接布线thv2_cw。
121.可在非易失性存储器装置100中设置感兴趣区域roi1、roi2和roi3。感兴趣区域roi1、roi2和roi3中的每个可包括至少一个目标图案。可通过输入表示感兴趣区域roi1、roi2和roi3中的每个的矩形的对角线方向上的第一拐角和第二拐角中的每个的坐标值，来选择感兴趣区域roi1、roi2和roi3。
122.第一感兴趣区域roi1可被选择(或者可被设置)为包括字线切割区域wlc或者包括与单元阵列区域cr和单元延伸区域cer之间的边界邻近的第一目标图案。第二感兴趣区域roi2可被选择(或者可被设置)为包括：在单元延伸区域cer中重复的多个第二目标图案中的至少一个。第三感兴趣区域roi3可被选择(或者可被设置)为包括：在第一穿透电极区域thv_r1和板接触插塞区域pcc_r中重复的多个第三目标图案中的至少一个。在一个示例中，由于多个第二目标图案中的每个的形状，在多个第二目标图案中的每个中可能发生局部未对准，并且可基于图案匹配将相同的未对准值应用于局部未对准。也就是说，由于第二感兴趣区域roi2被选择为包括在单元延伸区域cer中重复的多个第二目标图案中的至少一个，
当在图案匹配的结果之后确定在多个第二目标图案中发生的第一局部未对准和在多个第二目标图案中发生的第二局部未对准被匹配时，相同的未对准值可应用于第一局部未对准和第二局部未对准。
123.图13a和图13b示出根据示例实施例的图11的非易失性存储器装置中的模制结构(mold structure)。
124.图14a是用于解释第一图案的位置偏移的示图，并且图14b示出图14a中的第一图案的位置偏移的剖视图。
125.参照图13a和图13b，设置在字线切割区域wlc之间的模制结构160可包括多个区域(例如，左区域、中心区域和右区域)。
126.如图13a中所示，多个第一图案161可被形成在模制结构160的左区域、中心区域和右区域中的每个中以彼此间隔开。作为一个示例，第一图案161可以是垂直穿过模制结构160的沟道孔。在图13a中例示形成在模制结构160的左区域、中心区域和右区域中的每个中的四个第一图案161，但是示例实施例不限于此。
127.如图13b中所示，模制结构160可包括顺序地堆叠在基底102上的多个层ild和ep。多个层ild和ep可包括例如多个电极间绝缘层(膜)ild和多个电极焊盘(层)ep。多个电极间绝缘层ild可顺序地堆叠以在垂直方向上彼此间隔开。如图13b中所示，多个电极间绝缘层ild可被形成为在第一水平方向上纵向延伸。多个电极层ep可在垂直方向上顺序地堆叠在堆叠的多个电极间绝缘层ild之间。如图13b中所示，多个电极层ep可被形成为在第一水平方向上纵向延伸。
128.第一图案161可在垂直方向上在模制结构160的相应的区域(即，左区域、中心区域和右区域)中纵向延伸，以彼此间隔开。第一图案161可被形成为穿过堆叠的多个层ild和ep以暴露基底102。第一图案161可被形成为跨越堆叠的多个层ild和ep。
129.接下来，如图14a和图14b中所示，填充第一图案161的中间布线图案165可被形成，例如，中间布线图案165可完全填充第一图案161，以使模制结构160具有完全平坦的上表面。中间布线图案165可包括信息存储图案、沟道图案等。信息存储图案可被形成在第一图案161的侧壁上。填充包括信息存储图案的第一图案161的沟道图案可被形成。沟道图案可由例如半导体材料(诸如，多晶硅)制成，但是示例实施例不限于此。以这种方式，信息存储图案可被设置在沟道图案和堆叠的多个层ild和ep之间。信息存储图案可通过例如高温热工艺来形成。
130.图14a和图14b示出模制结构由于用于形成信息存储图案的高温热工艺而收缩。
131.参照图14a和图14b，在用中间布线图案165填充第一图案161之后，可在用于形成中间布线图案165中的信息存储图案的高温热工艺中处理模制结构160。然而，这种高温热工艺可导致模制结构160朝向中心区域收缩，因此形成在模制结构160中的第一图案161的至少一些图案的位置可朝向中心区域偏移。附图标记161用于表示在模制结构160不经历收缩的情况下的第一图案161的原始位置(虚线)，并且附图标记161'用于表示在模制结构160收缩的情况下的第一图案161的偏移位置(实线)。位置偏移以模制结构160为单位发生(例如，位置偏移可在鉴于模制结构160的中心的左侧和右侧对称地发生)，并且由于模制结构160的收缩而导致的第一图案161的位置偏移不能通过光致抗蚀剂来校正。
132.在图14a和图14b中，模制结构160经历收缩，然而，收缩仅被提供用于说明，但是示
例实施例不限于此。这也可应用于模制结构160经历膨胀的情况。
133.图15示出根据示例实施例的在非易失性存储器装置中设置感兴趣区域。
134.参照图15，第一感兴趣区域roi1可具有矩形形状，并且可通过输入矩形的对角线方向上的第一拐角p11和第二拐角p12的坐标值(x11，y11)和(x12，y12)来设置(即，选择)。另外，第二感兴趣区域roi2可具有矩形形状，并且可通过输入矩形的对角线方向上的第一拐角p21和第二拐角p22的坐标值(x21，y21)和(x22，y22)来设置(即，选择)。
135.第一感兴趣区域roi1中的附图标记op1可表示基于原始布局的目标图案的原始位置，并且第一感兴趣区域roi1中的附图标记magp1可表示由于收缩而移动和未对准的目标图案的位置。第二感兴趣区域roi2中的附图标记op2可表示基于原始布局的目标图案的原始位置，并且第二感兴趣区域roi2中的附图标记magp2可表示移动的目标图案的位置。
136.图16和图17各自示出当第一感兴趣区域的坐标值被输入到图2的计算装置中的用户接口时在显示器561中显示的校正表的示例。
137.参照图16，当第一感兴趣区域roi1的坐标值(x11，y11)和(x12，y12)被输入到图2的计算装置中的用户接口560时，在显示器561中显示与包括在第一感兴趣区域roi1中的第一目标图案相关联的校正表sheet_cr。校正表sheet_cr可包括第一坐标值v11～v19、第二坐标值h11～h17和边界信息bdr。第一坐标值v11～v19和第二坐标值h11～h17可指示第一目标图案的位置，并且边界信息bdr可指示第一目标图案是否对应于边界。
138.第一目标图案可由基于第一坐标值v11～v19和第二坐标值h11～h17的组合的多个点表示，点的一部分的未对准值使用图1中的图像检测装置410来测量，并且测量的未对准值(例如，-0.2、-0.3、-0.4、-0.5和-0.6)被写入校正表sheet_cr中。未测量点ump的未对准值不被写入校正表sheet_cr中。
139.可使用测量的未对准值(例如，-0.2、-0.3、-0.4、-0.5和-0.6)来训练图2中的ann 610。可使用随机森林算法来执行ann 610的训练。可基于测量的未对准值(例如，-0.2、-0.3、-0.4、-0.5和-0.6)使用自助法处理来生成与数据集具有相同大小的t个采样数据集。另外，可基于要生成的t个采样数据集来对构成森林的学习器进行训练和建模。由自助法处理训练的学习器可减小方差并同时保持偏差以提高学习器的性能。最后，可将训练后和建模后的学习器套袋到随机森林中。可基于套袋的随机森林来生成图案未对准值预测模型。
140.参照图17，训练完成的ann 610可基于测量的未对准值(例如，-0.2、-0.3、-0.4、-0.5和-0.6)估计未测量点ump的未对准值，并且可输出估计的未对准值ev12至ev16、ev21至ev27、ev32至ev36、ev41至ev47、ev52至ev56、ev61至ev67、ev72至ev76、ev81至ev87和ev92至ev96。
141.计算装置500可通过交叉验证来检查估计的未对准值ev12至ev16、ev21至ev27、ev32至ev36、ev41至ev47、ev52至ev56、ev61至ev67、ev72至ev76、ev81至ev87和ev92至ev96是否合适。计算装置500可检查第一目标图案的未对准值是否合适。计算装置500可通过将估计的未对准值ev12至ev16、ev21至ev27、ev32至ev36、ev41至ev47、ev52至ev56、ev61至ev67、ev72至ev76、ev81至ev87和ev92至ev96随机分类为具有大致相同数量的数据的k折集合，然后使用k-1数量的集合作为训练集并且使用单个剩余集合作为测试集，来执行k折交叉验证。
142.图18a、图18b和图18c示出可包括在图2中的人工神经网络中的神经网络模型的网
络结构的示例。
143.神经网络模型可包括人工神经网络(ann)模型、卷积神经网络(cnn)模型、递归神经网络(rnn)模型、深度神经网络(dnn)模型等中的至少一个。
144.参照图18a，神经网络610a可包括输入层il、多个隐藏层hl1、hl2、
……
、hln和输出层ol。
145.输入层il可包括i个输入节点x1、x2、
……
、xi，其中，i是大于0的自然数。长度为i的学习数据(例如，训练数据)ldta和未测量点的坐标值umpc可被输入到输入节点x1、x2、
……
、xi，使得学习数据ldta和未测量点的坐标值umpc的每个元素被输入到输入节点x1、x2、
……
、xi中的相应一个。
146.多个隐藏层hl1、hl2、
……
、hln可包括n个隐藏层，并且可包括多个隐藏节点h
11
、h
12
、h
13
、
……
、h
1m
、h
21
、h
22
、h
23
、
……
、h
2m
、h
n1
、h
n2
、h
n3
、
……
、h
nm
，其中，n是大于0的自然数。例如，隐藏层hl1可包括m个隐藏节点h
11
、h
12
、h
13
、
……
、h
1m
，隐藏层hl2可包括m个隐藏节点h
21
、h
22
、h
23
、
……
、h
2m
，并且隐藏层hln可包括m个隐藏节点h
n1
、h
n2
、h
n3
、
……
、h
nm
，其中，m是大于0的自然数。
147.输出层ol可包括j个输出节点y1、y2、
……
、yj，其中，j是大于0的自然数。输出节点y1、y2、
……
、yj中的每个可对应于要分类的类别中的相应一个。输出层ol可响应于学习数据ldta和未测量点的坐标值umpc而输出估计的未测量点的未对准值emv。在一些示例实施例中，输出层ol可以是全连接层。输出节点y1、y2、
……
、yj的一部分可对应于估计的未对准值emv。
148.图18a中所示的神经网络的结构可由关于被示出为线的节点之间的分支(或连接)和分配给每个分支的加权值的信息来表示，权重值未被示出。在一些神经网络模型中，一个层内的节点可不彼此连接，但是不同层的节点可完全或部分地彼此连接。在一些其他神经网络模型(诸如，无限制玻尔兹曼机)中，除了其他层的一个或多个节点之外(或可选地与其他层的一个或多个节点一起)，一个层内的至少一些节点也可连接到一个层内的其他节点。
149.每个节点(例如，节点h
11
)可接收前一节点(例如，节点x1)的输出，可对接收到的输出执行计算操作、计算或运算，并且可将计算操作、计算或运算的结果作为输出而输出到下一节点(例如，节点h
21
)。每个节点可通过将输入施加到特定函数(例如，非线性函数)来计算要输出的值。
150.在示例实施例中，预先设置神经网络的结构，并且使用具有数据属于哪个类别的已知答案(有时称为“标签”)的数据来适当地设置节点之间的连接的加权值。具有已知答案的数据有时被称为“训练数据”，并且确定加权值的处理有时被称为“训练”。神经网络在训练处理期间“学习”将数据与对应的标签相关联。可独立训练的结构和加权值的组有时被称为“模型”，并且由具有确定的加权值的模型预测输入数据属于哪个类别然后输出预测值的处理有时被称为“测试”处理。
151.参照图18b，cnn的网络结构610b可包括多个层conv1、relu1、conv2、relu2、pool1、conv3、relu3、conv4、relu4、pool2、conv5、relu 5、conv6、relu6和pool3。
152.与一般神经网络不同，cnn的每个层可具有宽度、高度和深度的三个维度，并且因此，输入到每个层的数据可以是具有宽度、高度和深度的三个维度的体数据。
153.卷积层conv1、conv2、conv3、conv4、conv5和conv6中的每个可对输入执行卷积运
算。
154.每个卷积层的参数可由一组可学习滤波器组成。每个滤波器可在空间上(沿着宽度和高度)是小的，但是可通过输入体的整个深度延伸。例如，在前向传递期间，每个滤波器可跨输入体的宽度和高度进行滑动(例如，卷积)，并且点积可在滤波器的条目与任何位置处的输入之间被计算。当滤波器在输入体的宽度和高度上进行滑动时，可生成给出该滤波器在每个空间位置处的响应的二维激活图。结果，可通过沿着深度维度堆叠这些激活图来生成输出体。例如，如果具有32*32*3的大小的输入体数据通过具有包含零填充的四个滤波器的卷积层conv1，则卷积层conv1的输出体数据可具有32*32*12的大小(例如，体数据的深度增大)。
155.relu层relu1、relu2、relu3、relu4、relu5和relu6中的每个可执行整流线性单元(relu)操作，整流线性单元(relu)操作对应于由例如函数f(x)＝max(0,x)定义的激活函数(例如，对于所有负输入x，输出为零)。例如，如果具有32*32*12的大小的输入体数据通过relu层relu1以执行整流线性单元操作，则relu层relu1的输出体数据可具有32*32*12的大小(例如，体数据的大小被保持)。
156.池化层pool1、pool2和pool3中的每个可沿着宽度和高度的空间维度对输入体数据执行下采样操作。例如，可基于2*2滤波器将以2*2矩阵形式布置的四个输入值转换为一个输出值。例如，可基于2*2最大池化来选择以2*2矩阵形式布置的四个输入值的最大值，或者可基于2*2平均池化来获得以2*2矩阵形式布置的四个输入值的平均值。例如，如果具有32*32*12的大小的输入体数据通过具有2*2滤波器的池化层pool1，则池化层pool1的输出体数据可具有16*16*12的大小(例如，体数据的宽度和高度减小，并且体数据的深度被保持)。
157.通常，一个卷积层(例如，conv1)和一个relu层(例如，relu1)可形成cnn中的conv/relu层的对，conv/relu层的对可重复地布置在cnn中，并且池化层可周期性地插入cnn中。
158.输出层或全连接层可响应于学习数据ldta和未测量点的坐标值umpc，输出估计的未测量点的未对准值emv。
159.参照图18c，rnn的网络结构610c可包括使用图18c的左侧所示的特定节点或单元n的重复结构。
160.图18c的右侧所示的结构可指示左侧所示的rnn的循环连接被展开(或铺开)。术语“展开”意味着网络针对包括所有节点na、nb和nc的完整序列或整个序列而被写出或示出。例如，如果感兴趣序列是3个词的句子，则rnn可被展开成3层神经网络，针对每个词一层(例如，没有循环连接或没有周期)。
161.在图18c中的rnn中，x指示rnn的输入。例如，x
t
可以是在时间步v的输入，并且x
t-1
和x
t+1
可分别是在时间t-1和t+1的输入。
162.在图18c中的rnn中，s指示隐藏状态。例如，s
t
可以是在时间步t的隐藏状态，并且s
t-1
和s
t+1
可分别是在时间步t-1和t+1的隐藏状态。可基于先前隐藏状态和在当前步的输入来计算隐藏状态。例如，s
t
＝f(ux
t
+ws
t-1
)。例如，函数f通常可以是非线性函数(诸如，双曲正切(tanh)或relu)。计算第一隐藏状态所需的s
t-1
通常可被初始化为全零。
163.在图18c中的rnn中，o指示rnn的输出。例如，o
t
可以是在时间步t的输出，并且o
t-1
和o
t+1
可分别是在时间步t-1和t+1的输出。例如，如果需要预测句子中的下一个词，则它将
是跨词汇表的概率的向量。例如，o
t
＝softmax(vs
t
)(例如，v可以是预先设置的值)。
164.在图18c中的rnn中，隐藏状态可以是网络的“存储器”。例如，rnn可具有“存储器”，“存储器”捕获关于到目前为止已经计算的内容的信息。隐藏状态s
t
可捕获关于在所有先前时间步中发生了什么的信息。可仅基于在当前时间步t的存储器来计算输出o
t
。另外，与在每个层使用不同参数的传统神经网络不同，rnn可跨所有时间步共享相同的参数(例如，图18c中的u、v和w)。这可指示以下事实：可在每个时间步仅利用不同的输入来执行相同的任务。这可大大减少需要训练或学习的参数的总数。
165.rnn可响应于学习数据ldta和未测量点的坐标值umpc而输出估计的未测量点的未对准值emv。
166.除了图18a中的神经网络610a、图18b中的网络结构610b和图18c中的网络结构610c之外，ann 610还可采用支持向量机(svm)和随机森林算法中的至少一个。
167.图19至图21示出根据示例实施例的非易失性存储器装置的平面图。
168.参照图19至图21，非易失性存储器装置100a、100b和100c中的每个可包括电极结构st，并且电极结构st可包括单元阵列区域cr以及单元延伸区域cer1、cer2和cer3中的相应一个。
169.非易失性存储器装置100a、100b和100c彼此不同之处在于：单元延伸区域cer1、cer2和cer3中的每个中的第二垂直结构vs2具有不同的构造。
170.电极结构st可在单元阵列区域cr中在第一水平方向hd1上延伸。电极结构st可在第二水平方向hd2上彼此间隔开。
171.电极结构st可在单元延伸区域cer上具有阶梯状结构。电极结构st可包括沿着垂直于基底的顶表面的垂直方向交替且重复堆叠的电极el和绝缘层。
172.每个电极el可在单元延伸区域cer中具有焊盘elp。
173.单元阵列区域cr可被设置有穿透电极结构st的多个第一垂直结构vs1，并且单元延伸区域cer可被设置有穿透电极结构st的多个第二垂直结构vs2。
174.第二垂直结构vs2可穿透电极结构st的阶梯状结构，并且被第二垂直结构vs2穿透的电极el的数量可随着第二垂直结构vs2变得远离单元阵列区域cr而减少。
175.在一些实施例中，每个第一垂直结构vs1可包括第一上半导体图案usp1和第一数据存储图案vp1。在一个示例中，第一上半导体图案usp1可在垂直方向vd上延伸并且接触包括单元阵列区域cr和单元延伸区域cer的半导体层，并且第一数据存储图案vp1可围绕第一上半导体图案usp1的周围延伸。每个第二垂直结构vs2可包括第二数据存储图案vp2和绝缘柱ip。在一个示例中，绝缘柱ip可在垂直方向vd上延伸并且接触包括单元阵列区域cr和单元延伸区域cer的半导体层，并且第二数据存储图案vp2可围绕绝缘柱ip的周围延伸。
176.电极结构st可在其间被设置有连接到共源极区的共源极插塞csp。例如，共源极插塞csp可具有基本上均匀的上宽度并且平行于第一水平方向hd1延伸。绝缘间隔物sp可被插入在共源极插塞csp与电极结构st的相对侧壁中的每个之间。可选地，共源极插塞csp可穿透绝缘间隔物sp以与共源极区部分接触。
177.单元接触插塞cplg可穿透电极结构st以连接到电极el的焊盘elp。单元接触插塞cplg可具有随着距单元阵列区域cr的距离减小而减小的垂直长度。单元接触插塞cplg可具有基本上彼此共面的顶表面。
178.当在平面图中观察时，每个单元接触插塞cplg可被第二垂直结构vs2围绕。例如，每个单元接触插塞cplg可位于彼此邻近的第二垂直结构vs2之间。
179.在图19中所示的实施例中，第二垂直结构vs2可穿透单元延伸区域cer1上的电极结构st，并且第二垂直结构vs2中的一些可穿透电极el的焊盘elp，并且第二垂直结构vs2中的另一些可穿透焊盘elp之间的边界。第二垂直结构vs2可以以各种方式被布置。
180.在图20中所示的实施例中，当在平面图中观察时，每个第二垂直结构vs2可包括在第一水平方向hd1和第二水平方向hd2上延伸的突出部分。第二垂直结构vs2可被布置为围绕每个单元接触插塞cplg。在第一水平方向hd1或第二水平方向hd2上相邻的第二垂直结构vs2可以以小于每个单元接触插塞cplg的宽度的最小距离被布置。
181.在图21中所示的实施例中，当在平面图中观察时，每个第二垂直结构vs2可具有长轴相对于第一水平方向hd1和第二水平方向hd2倾斜地延伸的椭圆形。椭圆形的第二垂直结构vs2可被布置为围绕每个单元接触插塞cplg。
182.在图19至图21中，共源极插塞csp可对应于图11中的字线切割区域wlc，单元阵列区域cr中的与共源极插塞csp邻近的区域可被设置为第一感兴趣区域，并且第二感兴趣区域可被设置为包括：单元延伸区域cer1、cer2和cer3中的每个中的单元接触插塞cplg或第二垂直结构vs2。在一个示例中，第一感兴趣区域可被设置为包括：与单元阵列区域cr和单元延伸区域csp之间的边界邻近的第一上半导体图案usp1和第一数据存储图案vp1。
183.图22是示出包括多个半导体存储器芯片的半导体晶片的平面图。
184.参照图22，半导体晶片wf1可包括多个半导体存储器芯片mc、第一划线区域sr1和第二划线区域sr2。
185.多个半导体存储器芯片mc可在第一水平方向hd1和与第一水平方向hd1交叉的第二水平方向hd2上彼此间隔开。第一划线区域sr1可被设置在在第二水平方向hd2上相邻的半导体存储器芯片mc之间，并且可在第一水平方向hd1上延伸。第二划线区域sr2可被设置在在第一水平方向hd1上相邻的半导体存储器芯片mc之间，并且可在第二水平方向hd2上延伸。第一划线区域sr1和第二划线区域sr2可彼此交叉。可通过切割第一划线区域sr1和第二划线区域sr2来分离多个半导体存储器芯片mc。
186.多个半导体存储器芯片mc中的每个可对应于根据示例实施例的非易失性存储器装置。
187.如参照图1至图18c所述，可通过基于机器学习估计基于原始布局制造的图案的未对准值、基于估计的未对准值生成校正后的布局以及基于校正后的布局制造半导体存储器芯片mc，来制造多个半导体存储器芯片mc中的每个。
188.在图22中，附图标记shot1指示在半导体晶片wf1的上部中通过sem捕获每个半导体存储器芯片mc的存储器单元区域的图案，附图标记shot2指示在半导体晶片wf1的中部中通过sem捕获每个半导体存储器芯片mc的存储器单元区域的图案，附图标记shot3指示在半导体晶片wf1的下部中通过sem捕获每个半导体存储器芯片mc的存储器单元区域的图案。
189.图23示出在图22中的半导体晶片中捕获的每个半导体存储器芯片的存储器单元区域的图案的未对准值。
190.在图23中，结果result指示根据基于机器学习的校正后的布局制造的存储器单元区域的图案的未对准值，并且参照ref指示根据手动校正后的布局的存储器单元区域的图
案的未对准值。此外，最小和最大范围min_max range表示与附图标记shot1、shot2和shot3相关联的结果result和参照ref的最小值和最大值。
191.参照图23，应注意，与参照ref的情况相比，根据示例实施例的根据基于机器学习的校正后的布局制造的存储器单元区域的图案的未对准值减小。
192.图24示出根据示例实施例的半导体制造工艺的示例。
193.作为示例，半导体制造工艺可包括各种工艺(诸如，沉积工艺、蚀刻工艺和抛光工艺)。可通过半导体制造工艺在半导体基底和/或形成在半导体基底上的层上形成各种图案。在一些示例实施例中，可使用从具有与图案对应的形状的布局数据形成的掩模来形成图案。然而，在从布局数据形成一个或多个掩模时和/或在使用形成的一个或多个掩模执行工艺(诸如。沉积工艺、蚀刻工艺、抛光工艺或另外的工艺)时，可能发生错误。这些误差可导致包括在布局数据中的图案的形状与由半导体制造工艺形成的实际图案的形状之间的差异。
194.参照图24，可生成原始布局数据710。原始布局数据710可指示用于要形成的图案的设计。作为一个示例，原始布局数据710可被设置为图形设计系统(gds)格式的数据。根据一些示例实施例，可执行用于原始布局数据710的设计规则检查(drc)操作和/或用于验证布局数据是否匹配原始预期数据的布局与原理图(lvs)操作。
195.在一些实施例中，当通过以上操作生成和/或验证原始布局数据710时，可对原始布局数据710执行基于机器学习的工艺邻近校正(ml_ppc)以生成校正后的布局数据720。如参照图1至图18c所述，可通过基于机器学习估计基于原始布局制造的图案的未对准值并且基于估计的未对准值生成校正后的布局，来执行ml_ppc。
196.包括在校正后的布局数据720中的至少一些图案可具有与包括在原始布局数据710中的对应图案的形状和/或大小不同的形状和/或大小。可使用校正后的布局数据720来执行光学邻近校正操作，以补偿在曝光工艺中发生或可能发生的光学邻近效应，并且可获得掩模数据730作为光学邻近校正操作的结果。
197.可使用掩模数据730来执行曝光工艺。作为一个示例，可通过照射光以穿过包括在掩模数据730中的图案或者通过照射光以穿过排除包括在掩模数据730中的图案的区域来执行曝光工艺，并且可获得掩模层740。由于在曝光工艺中发生的光学邻近效应，包括在掩模层740中的图案可具有与包括在掩模数据730中的对应图案的形状和/或大小不同的形状和/或大小。
198.可使用掩模层740来执行半导体制造工艺，以在半导体基底wf2上形成物理或实际图案750。作为一个示例，在蚀刻工艺中，可在由包括在掩模层740中的图案暴露的区域中蚀刻半导体基底wf2和/或半导体基底wf2上的层。蚀刻的区域可以是未用包括在掩模层740中的图案覆盖的区域。在一些示例实施例中，半导体基底wf2可以是包括半导体材料的晶片。
199.可减小在生成掩模数据730之前包括在布局数据710和720中的图案与通过半导体制造工艺形成在半导体基底wf2上的实际图案750之间的任何差异。减小布局数据710与实际图案750之间的差异可提高半导体制造工艺的精度和良率。
200.图25是示出根据示例实施例的制造半导体装置的方法的流程图。
201.参照图25，可通过以下操作来制造半导体装置：生成与半导体装置的设计相关联的原始布局(操作s510)；通过基于机器学习估计基于原始布局制造的半导体装置的图案的
未对准值，来生成第一校正后的布局(操作s520)；通过对第一校正后的布局执行光学邻近校正(opc)和位置校正来生成第二校正后的布局(操作s530)；使用第二校正后的布局生成掩模(操作s540)；以及使用掩模制造目标半导体装置(操作s550)。
202.为了生成与半导体装置的设计相关联的原始布局(操作s510)，可从半导体制造设施的服务器、主机计算机或其他合适的方法提供与要形成在晶片上的半导体装置的电路图案对应的设计布局。主机计算机或服务器可对应于图2的计算装置500。
203.详细地，布局是物理指示，在物理指示中，针对半导体装置设计的电路可被转印到晶片上，并且可包括多个图案。例如，可从形成来自计算机辅助设计(cad)系统的设计布局的图案的轮廓的坐标值提供设计布局。详细地，图案可包括其中重复相同形状的重复图案，并且图案可以以多边形的组合(诸如，三角形和/或四边形)的形式被提供。
204.为了通过估计图案的未对准值来生成第一校正后的布局(操作s520)，如参照图1至图18c所述，ann 610可基于机器学习来估计基于原始布局制造的图案的未对准值，并且可通过基于估计的未对准值校正原始布局来提供校正后的布局。
205.为了对第一校正后的布局执行opc和位置校正(操作s530)，执行opc并执行位置校正。
206.opc是指通过反映根据光学邻近效应(ope)的误差来改变包括在设计布局中的图案的校正。当图案更精细时，由于曝光工艺期间的邻近图案之间的影响，可能发生光学邻近现象。因此，通过执行opc以校正设计布局，可抑制光学邻近效应的发生。例如，opc可包括扩展形成设计布局的图案的总体大小并处理拐角部分。例如，opc可包括移动每个图案的边缘或添加额外的多边形。由于opc，由在曝光期间生成的光束的衍射、干涉等引起的图案的失真现象被校正，并且由图案密度引起的误差可被校正。在opc之后，可进一步执行光学邻近校正验证。
207.位置校正可包括考虑到其中图案要被对准的下结构的物理变换和变化来移动被执行光学邻近校正的图案的位置。下结构的变形由于在制造半导体装置的工艺期间的因素而发生。结果，可能发生渐进的未对准，在渐进的未对准中，下结构的图案的实际图案位置从原始布局被改变。位置校正可不改变被执行光学邻近校正的图案的形状，而是移动其位置。在一个示例中，可使用估计的未对准值来校正渐进的未对准。
208.通过光学邻近校正和位置校正来校正的最终设计布局数据可被传送到用于制造用于光刻工艺的掩模(诸如，光掩模和电子束掩模)的曝光装置。
209.为了使用第二校正后的布局生成掩模(操作s540)，可根据第二校正后的布局数据生成掩模。使用第二校正后的布局数据对掩模基底执行曝光工艺，以制造掩模。在曝光工艺之后，例如，可进一步执行一系列工艺(诸如，显影、蚀刻、清洁、烘烤(baking)等)以形成掩模。根据示例实施例，在传送第二校正后的布局数据之前，可进一步执行针对校正后的设计布局数据的验证。
210.为了使用掩模制造目标半导体装置(操作s550)，可使用掩模执行光刻工艺。半导体装置可包括易失性存储器(诸如，动态随机存取存储器(dram)和静态随机存取存储器(sram))或非易失性存储器(诸如，闪存)，并且可包括逻辑半导体装置(诸如，微处理器(例如，中央处理器(cpu))、控制器或专用集成电路(asic))。详细地，可通过在包括第一重复图案的下结构上形成第二重复图案来制造半导体装置。第二重复图案可通过掩模以高精度与
第一重复图案对准。除了光刻工艺之外，还可通过进一步执行沉积工艺、蚀刻工艺、离子注入工艺、清洁工艺等来最终制造半导体装置。
211.本公开的实施例可应用于具有复杂结构的三维半导体存储装置。
212.虽然已经参照本公开的示例实施例具体示出和描述了本公开，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本公开的范围的情况下，可在其中进行形式和细节上的各种改变。

技术特征：
1.一种校正半导体装置的设计布局的方法，所述方法包括：测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；以及使用估计的未对准值来生成半导体装置的目标布局。2.根据权利要求1所述的方法，还包括：在执行测量未对准值的步骤之前，基于原始布局制造半导体装置，并且其中，测量点的所述一部分的未对准值的步骤包括：选择半导体装置中的所述多个所感兴趣区域；以及使用测量装置测量所述多个所感兴趣区域中的每个的目标图案的点的所述一部分的未对准值。3.根据权利要求2所述的方法，其中，选择所述多个感兴趣区域的步骤包括：输入表示所述多个感兴趣区域中的每个的相应矩形的对角线方向上的第一拐角和第二拐角中的每个的坐标值。4.根据权利要求2所述的方法，其中，测量装置包括扫描电子显微镜或纳米几何研究装置。5.根据权利要求1所述的方法，其中，估计未测量点的未对准值的步骤包括：用测量的未对准值训练人工神经网络；使用训练后的人工神经网络估计目标图案的未测量点的未对准值；以及确定估计的未对准值是否正确。6.根据权利要求5所述的方法，其中，确定估计的未对准值是否正确的步骤包括：对估计的未对准值执行k折交叉验证，其中，k是大于二的自然数。7.根据权利要求6所述的方法，其中，执行k折交叉验证的步骤包括：将估计的未对准值随机分类为k折集合；以及使用所述k折集合中的k-1数量的集合作为训练集，并且使用所述k折集合中的单个剩余集合作为测试集。8.根据权利要求1所述的方法，其中，响应于估计的未对准值正确，生成目标布局的步骤包括：通过基于估计的未对准值校正原始布局，来生成校正后的布局；基于在半导体装置中测量的值，来确定校正后的布局是否正确；以及响应于校正后的布局正确，提供校正后的布局作为目标布局。9.根据权利要求1所述的方法，其中，人工神经网络包括：多个输入节点；多个输出节点；以及多个隐藏节点，连接在所述多个输入节点与所述多个输出节点之间，并且其中，所述多个输出节点的一部分对应于估计的未对准值。10.根据权利要求1所述的方法，还包括：使用随机森林算法训练人工神经网络。
11.根据权利要求1至10中的任一项所述的方法，其中，半导体装置包括：第一半导体层，包括：上基底，包括在第一水平方向上延伸的多条字线、至少一条串选择线、至少一条地选择线、以及在垂直于第一水平方向的第二水平方向上延伸的多条位线，以及存储器单元阵列，包括上基底上的至少一个存储器块；以及第二半导体层，在与第一水平方向和第二水平方向垂直的方向上在第一半导体层下方，其中，第二半导体层包括下基底和被配置为控制存储器单元阵列的外围电路，其中，外围电路在下基底上，其中，所述至少一个存储器块包括单元阵列区域和单元延伸区域，单元阵列区域包括多个存储器单元，单元延伸区域在第一水平方向上在单元阵列区域的一侧上。12.根据权利要求11所述的方法，其中，所述多个感兴趣区域包括：第一感兴趣区域，包括：与单元阵列区域和单元延伸区域之间的边界邻近的第一目标图案；以及第二感兴趣区域，包括：在单元延伸区域中重复的多个第二目标图案中的至少一个。13.根据权利要求12所述的方法，其中：由于半导体装置的制造工艺，在目标图案中发生渐进的未对准；并且使用估计的未对准值来校正渐进的未对准。14.根据权利要求12所述的方法，其中：由于所述多个第二目标图案中的每个的形状，在所述多个第二目标图案中的每个中发生局部未对准；并且基于图案匹配将相同的未对准值应用于局部未对准。15.根据权利要求1至10中的任一项所述的方法，其中，半导体装置包括：半导体层，包括单元阵列区域和单元阵列区域的一侧的在第一水平方向上延伸的单元延伸区域；多个第一结构，在单元阵列区域上并且在垂直于半导体层的顶表面的方向上延伸；以及多个第二结构，在单元延伸区域上并且在所述方向上延伸，其中，所述多个第一结构中的每个包括：半导体图案，在所述方向上延伸并且接触半导体层；以及第一数据存储图案，围绕半导体图案的周围延伸，并且其中，所述多个第二结构中的每个包括：绝缘结构，在所述方向上延伸并且接触半导体层；以及第二数据存储图案，围绕绝缘结构的周围延伸。16.根据权利要求15所述的方法，其中，所述多个感兴趣区域包括：第一感兴趣区域，包括：与单元阵列区域和单元延伸区域之间的边界邻近的半导体图案和第一数据存储图案；以及第二感兴趣区域，包括：在单元延伸区域中重复的多个第二目标图案中的至少一个。17.一种计算装置，包括：多个处理器，所述多个处理器中的至少一个处理器被配置为执行校正半导体装置的设
计布局的方法，所述方法包括：测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；以及使用估计的未对准值来生成半导体装置的目标布局。18.如权利要求17所述的计算装置，还包括：随机存取存储器，其中，所述多个处理器中的所述至少一个处理器被配置为将人工神经网络的程序代码加载到随机存取存储器并且执行加载的程序代码。19.一种制造半导体装置的方法，所述方法包括：生成与半导体装置的设计相关联的原始布局；通过估计基于原始布局制造的半导体装置的图案的未对准值，来生成第一校正后的布局；通过对第一校正后的布局执行光学邻近校正和位置校正，来生成第二校正后的布局；使用第二校正后的布局生成掩模；以及使用所述掩模制造目标半导体装置。20.根据权利要求19所述的方法，其中，生成第一校正后的布局的步骤包括：测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；以及使用估计的未对准值来提供第一校正后的布局。

技术总结
公开了校正设计布局的方法、计算装置和制造半导体装置的方法。在校正半导体装置的设计布局的方法中，测量基于原始布局制造的半导体装置中的多个感兴趣区域中的每个的目标图案的点的一部分的未对准值；通过使用基于测量的点的所述一部分的未对准值训练的人工神经网络，来估计目标图案的未测量点的未对准值；并且通过使用估计的未对准值来生成半导体装置的目标布局。的目标布局。的目标布局。


技术研发人员：金哲焕 沈智昌 李钟旻 高常恩 权五勳 权赫准
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.28
技术公布日：2023/7/25