芯片电源连接网络组件及集成电路模组的制作方法

1.本技术涉及芯片技术领域，具体涉及一种芯片电源连接网络组件及集成电路模组。


背景技术：

2.电源规划是芯片物理设计中一个关键的步骤，它的目标是给整个芯片的供电设计出一个均匀的网络，使电能可以送到芯片每一个基本单元，让芯片正常工作。随着芯片制造工艺的不断发展，特征尺寸不断缩小，时钟频率不断提高，带来芯片性能的提高的同时，规模不断增大，物理设计的复杂程度也随之增加。
3.传统电源网络是由纵横交错的电源条线组成的，芯片的标准单元一般通过供电引脚（pin）与低层的电源条线连接，然后再通过过孔(via)连接高层的条线，再通过高层的电源条线与外部供电网络连接。
4.现有的传统电源规划方案在低层和高层电源条线之间打有过孔(via)的区域中，由于需要中间各层的过孔(via)一层一层连通才能完成电源条线在低层与高层的连接，为了减少短路等设计规则检查(designrulecheck，drc)问题，各层信号线不得通过这个区域进行绕线，造成芯片绕线资源紧张。


技术实现要素：

5.本技术的目的在于提供一种芯片电源连接网络组件及集成电路模组，以解决传统芯片电源网络结构中绕线资源紧张的技术问题。
6.第一方面，本技术提供了一种芯片电源连接网络组件，包括：底层金属层，包括多个沿第一方向延伸且间隔设置的电源轨；顶层金属层，包括多个沿第二方向延伸且间隔设置的顶层金属线，所述第二方向与所述第一方向垂直；以及多个电连接结构，每个电连接结构电连接一个所述电源轨与一个所述顶层金属线；所述电连接结构包括：至少一个第一金属层及至少一个第二金属层，所述第一金属层位于所述第二金属层与所述底层金属层之间；所述第一金属层包括至少两个沿第二方向延伸且间隔设置的第一金属线，至少两个所述第一金属线皆电连接一个所述电源轨，至少两个所述第一金属线之间形成用于收容信号线的收容通道；所述第二金属层包括至少一个沿第一方向延伸的第二金属线，所述第二金属线的一侧电连接所述顶层金属线，所述第二金属线的另一侧电连接至少两个所述第一金属线。
7.本技术提供的芯片电源连接网络组件中，每个电连接结构电连接底层金属层的一个电源轨与顶层金属层的一个顶层金属线，电连接结构包括至少一个第一金属层及至少一个第二金属层，第一金属层包括至少两个沿第二方向延伸且间隔设置的第一金属线，至少两个第一金属线之间形成用于收容信号线的收容通道。两个第一金属线沿第一方向间隔设置并在第二方向上形成收容通道，收容通道用于收容沿第二方向延伸的信号线。在收容通
道的位置可以在满足drc规则的情况下通过沿第二方向延伸的信号线，缓解芯片绕线资源紧张的情况，提高绕线成功率。
8.其中，在一个所述电连接结构中，所述第一金属层的数量为至少两个，所述第二金属层的数量为至少两个，所述第一金属层与所述第二金属层交替设置，其中，在同一个所述顶层金属线上，至少两个所述电连接结构中的所述第一金属线相互间隔设置。
9.其中，在同一个所述电源轨上，至少两个所述电连接结构中的所述第二金属线相互间隔设置。
10.其中，在同一个所述顶层金属线上，至少两个所述电连接结构中的所述第一金属线相互连接。
11.其中，在同一个所述电源轨上，至少两个所述电连接结构中的所述第二金属线相互连接。
12.其中，所述顶层金属线包括至少一个vdd金属线和至少一个vss金属线，所述电源轨包括至少一个vdd电源轨和至少一个vss电源轨，所述vdd金属线通过至少一个电连接结构电连接所述vdd电源轨，所述vss金属线通过至少一个电连接结构电连接所述vss电源轨。
13.其中，在所述第一方向上，所述第一金属线的径向尺寸与所述信号线的径向尺寸的比值范围为：0.8~1.2；在所述第二方向上，所述第二金属线的径向尺寸与所述信号线的径向尺寸的比值范围为：0.8~1.2。
14.其中，在一个所述电连接结构内，所述第一金属层的数量为两个，所述第二金属层的数量为两个，所述第一金属层内所述第一金属线的数量为两个，所述第二金属层内所述第二金属线的数量为一个；所述电连接结构内所述第一金属层、所述第二金属层、所述第一金属层、所述第二金属层依次沿背离所述底层金属层的方向排列。
15.第二方面，本技术提供了一种集成电路模组，包括至少一个第一电子器件、至少一个第二电子器件、至少一个信号线以及所述芯片电源连接网络组件，所述第一电子器件和所述第二电子器件分别沿所述第二方向间隔设于所述底层金属层的两侧，所述第一电子器件通过所述信号线连接所述第二电子器件，至少一个所述信号线沿所述第二方向延伸且穿过所述收容通道。
16.本技术提供的集成电路模组中，第一电子器件与第二电子器件电连接的信号线中，沿第二方向延伸的信号线可以穿过芯片电源连接网络组件中电连接结构的收容通道，并不需要绕过电连接结构，可以大幅缓解集成电路模组中的绕线资源，解决绕线拥挤的问题。
附图说明
17.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本技术实施方式提供的一种集成电路模组的俯视结构示意图；图2是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图一；图3是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图二；
图4是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图三；图5是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图一；图6是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图二；图7是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图三；图8是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图四。
18.标号说明：集成电路模组-1000、芯片电源连接网络组件-1、底层金属层-10、电源轨-11、顶层金属层-20、顶层金属线-21、电连接结构-30、第一金属层-31、第一金属线-311、第二金属层-32、第二金属线-321、收容通道-33、信号线-40、第一过孔-51、第二过孔-52、第一电子器件-61、第二电子器件-62、第一过线通道-71、第二过线通道-72。
具体实施方式
19.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
20.在本文中提及“实施例”或“实施方式”意味着，结合实施例或实施方式描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
21.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。
22.在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
23.在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
24.电源规划是芯片物理设计中一个关键的步骤，它的目标是给整个芯片的供电设计出一个均匀的网络，使电能可以送到芯片每一个基本单元，让芯片正常工作。随着芯片制造工艺的不断发展，特征尺寸不断缩小，时钟频率不断提高，带来芯片性能的提高的同时，规模不断增大，物理设计的复杂程度也随之增加。
25.传统电源网络是由纵横交错的电源条线组成的，芯片的标准单元一般通过供电引
脚（pin）与低层的电源条线连接，然后再通过过孔(via)连接高层的条线，再通过高层的电源条线与外部供电网络连接。
26.现有的传统电源规划方案在低层和高层电源条线之间打有过孔(via)的区域中，由于需要中间各层的过孔(via)一层一层连通才能完成电源条线在低层与高层的连接，为了减少短路等设计规则检查(design rule check，drc)问题，各层信号线不得通过这个区域进行绕线，造成芯片绕线资源紧张。
27.传统型电源网络结构，已经无法兼具最佳化绕线资源以及满足电压降值(ir drop) 的功能。传统型电源网络结构为了满足电压降值，使用大密度的金属规划电源布局，容易造成后期绕线拥挤，造成了设计上许多的困难。纵使传统型电源网络结构操作简单、覆盖度高，但面对复杂度高的设计，势必得优化整体架构。
28.请参照图1、图2及图3，图1是本技术实施方式提供的一种集成电路模组的俯视结构示意图，图2是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图一，图3是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图二。
29.本技术提供了一种芯片电源连接网络组件1，以解决传统芯片电源网络结构中绕线资源紧张的技术问题。
30.所述芯片电源连接网络组件1包括底层金属层10、顶层金属层20以及多个电连接结构30。
31.所述底层金属层10包括多个沿第一方向d1延伸且间隔设置的电源轨11。所述顶层金属层20包括多个沿第二方向d2延伸且间隔设置的顶层金属线21，所述第二方向d2与所述第一方向d1垂直。
32.可选地，所述底层金属层10（电源轨11）用于电连接芯片单元的供电引脚（pin）或其它用电器件，所述顶层金属层20（顶层金属线21）用于电连接外部电路板的凸点（bump）、或其它外部供电器件。
33.每个所述电连接结构30电连接一个所述电源轨11与一个所述顶层金属线21。
34.所述电连接结构30包括至少一个第一金属层31及至少一个第二金属层32，所述第一金属层31位于所述第二金属层32与所述底层金属层10之间。所述第一金属层31包括至少两个沿第二方向d2延伸且间隔设置的第一金属线311，至少两个所述第一金属线311皆电连接一个所述电源轨11，至少两个所述第一金属线311之间形成用于收容信号线40的收容通道33。所述第二金属层32包括至少一个沿第一方向d1延伸的第二金属线321，所述第二金属线321的一侧电连接所述顶层金属线21，所述第二金属线321的另一侧电连接至少两个所述第一金属线311。
35.需要说明的是，本技术对所述信号线40的数量以及延伸方向不作限定。在本技术中，至少一条所述信号线40沿第一方向d1延伸设置，至少一条所述信号线40沿第二方向d2延伸设置。
36.所述第一金属层31包括至少两个沿第二方向d2延伸且间隔设置的第一金属线311，至少两个所述第一金属线311之间形成用于收容信号线40的收容通道33。具体地，两个所述第一金属线311沿第一方向d1间隔设置，并在第二方向d2上形成所述收容通道33，所述收容通道33用于收容沿第二方向d2延伸的所述信号线40。
37.在传统的芯片电源网络结构中，第一金属层的第一金属线沿第一方向延伸并连接
底层金属层，在第一金属层所在一层的空间内，对应第一金属线位置的沿第二方向延伸的信号线会被第一金属线挡住，需要从第一金属线的侧面进行绕线，造成绕线资源紧张和绕线拥挤等问题。
38.本技术提供的所述芯片电源连接网络组件1中，每个所述电连接结构30电连接所述底层金属层10的一个所述电源轨11与所述顶层金属层20的一个所述顶层金属线21，所述电连接结构30包括至少一个第一金属层31及至少一个第二金属层32，所述第一金属层31包括至少两个沿第二方向d2延伸且间隔设置的第一金属线311，至少两个所述第一金属线311之间形成用于收容信号线40的收容通道33。两个所述第一金属线311沿第一方向d1间隔设置并在第二方向d2上形成所述收容通道33，所述收容通道33用于收容沿第二方向d2延伸的所述信号线40。在所述收容通道33的位置可以在满足drc规则的情况下通过沿第二方向d2延伸的所述信号线40，缓解芯片绕线资源紧张的情况，提高绕线成功率。
39.需要说明的是，在相关技术中，网络电源结构通常通过增加桥接金属层以及绕线金属层来缓解绕线紧张问题，桥接金属层用于连接两层金属，绕线金属层专门用于收容信号线。但是这种方案会导致网络电源结构在高度方向上的尺寸过大，占有的空间较大。
40.相较于相关技术中通过增大高度方向尺寸以缓解绕线问题的网络电源结构。本技术提供的芯片电源连接网络组件1，通过改变现有金属层上的金属线排列结构，使得该金属层能够形成用于收容信号线40的收容通道，进而缓解芯片绕线资源紧张的问题。综上，本技术的所述芯片电源连接网络组件1能够在不增加高度方向尺寸的前提下提供更多的绕线空间。
41.需要说明的是，本技术提供的芯片电源连接网络组件1，通过改变金属线的排列结构缓解芯片绕线资源紧张的问题。金属线的排列结构改变的同时会使得金属线的密度发生变化，因此，本技术的芯片电源连接网络组件1通过牺牲一定的电源压降，以提供更多的绕线空间。
42.以下以本技术一种实施方式下的实验数据进行举例说明，不应理解为对本技术的限制。本实施方式中，所述芯片电源连接网络组件1为扁长形的结构，水平方向的偏好绕线多于竖直方向的偏好绕线。
43.具体地，请参照下文表1：表1 传统型电源网络结构与本技术芯片电源连接网络组件的压降及绕线重叠占比的关系表表1为传统型电源网络结构与本技术芯片电源连接网络组件的压降及绕线重叠占比的关系表。其中，ir drop (static)为静态压降，ir drop(dynamic)为动态压降，routing overflow为绕线重叠的占比，sign-off spec为芯片需要通过的检查标准。
44.在本实施方式中，所述芯片电源连接网络组件1的静态电源压降为1.77%，小于标准的3%，满足需要通过的检查标准；所述芯片电源连接网络组件1的动态电源压降为13%，小
于标准的15%，满足需要通过的检查标准。传统型电源网络结构中，水平方向绕线重叠的部分占比为12.23%，竖直方向绕线重叠的部分占比为0.99%，本实施方式的所述芯片电源连接网络组件1中，水平方向绕线重叠的部分占比为3.5%，竖直方向绕线重叠的部分占比为0.11%，相较于传统型电源网络结构绕线重叠的部分占比降低，并且牺牲一定程度的压降后仍处于芯片检查标准的范围内。
45.需要说明的是，在一种实施方式中，在一个所述电连接结构30中，所述第一金属层31和所述第二金属层32的数量为1个情况下。所述第一金属线311通过第一过孔51连接所述电源轨11，且两个所述第一金属线311通过不同的所述第一过孔51连接同一所述电源轨11。所述第二金属线321通过第二过孔52连接所述第一金属线311，且所述第二金属线321通过不同的第二过孔52连接不同的所述第一金属线311。
46.在一种实施方式中，所述第一金属层31内所述第一金属线311的数量为两个，所述收容通道33的数量为一个，所述第二金属层32内所述第二金属线321的数量为一个。
47.可选地，在其它实施方式中，也可以为所述第一金属线311的数量为n（n为正整数）个，所述收容通道33的数量为n-1个，本技术对此不作限定。举例而言，所述第一金属线311的数量为3个，则所述收容通道33的数量为2个。
48.在所述第一方向d1上，所述第一金属线311的径向尺寸与所述信号线40的径向尺寸的比值范围为：0.8~1.2；在所述第二方向d2上，所述第二金属线321的径向尺寸与所述信号线40的径向尺寸的比值范围为：0.8~1.2。
49.具体地，当所述第一金属线311的径向尺寸与所述信号线40的径向尺寸的比值范围为0.8~1.2时，所述收容通道33内可以通过的沿第二方向d2延伸的所述信号线40较多，进一步缓解所述芯片电源连接网络组件1在第二方向d2上的绕线资源。可选地，所述第一金属线311的径向尺寸与所述信号线40的径向尺寸的比值可以为0.8、或0.9、或1.0、或1.1、或1.2、或处于0.8~1.2内的其它数值。可选地，所述第一金属线311的径向尺寸与所述信号线40的径向尺寸的比值范围也可以为其它范围，例如0.7~1.3、或0.9~1.1、或其它范围，本技术对此不作限定。
50.具体地，当所述第二金属线321的径向尺寸与所述信号线40的径向尺寸的比值范围为0.8~1.2时，所述收容通道33内可以通过的沿第一方向d1延伸的所述信号线40较多，进一步缓解所述芯片电源连接网络组件1在第一方向d1上的绕线资源。可选地，所述第二金属线321的径向尺寸与所述信号线40的径向尺寸的比值可以为0.8、或0.9、或1.0、或1.1、或1.2、或处于0.8~1.2内的其它数值。可选地，所述第二金属线321的径向尺寸与所述信号线40的径向尺寸的比值范围也可以为其它范围，例如0.7~1.3、或0.9~1.1、或其它范围，本技术对此不作限定。
51.可选地，本技术对所述信号线40的最小宽度的尺寸不作限定，可以根据所述芯片电源连接网络组件1的应用进行调节，举例而言，所述信号线40的最小宽度可以为0.01μm、或0.02μm、或0.03μm、或0.04μm、或其它尺寸。
52.请参照图4，图4是本技术实施方式提供的一种芯片电源连接网络组件的部分结构示意图三。在另一实施方式中，在一个所述电连接结构30中，所述第一金属层31的数量为至少两个，所述第二金属层32的数量为至少两个，所述第一金属层31与所述第二金属层32交替设置，
举例而言，在一种实施方式中，在一个所述电连接结构30内，所述第一金属层31的数量为两个，所述第二金属层32的数量为两个，所述电连接结构30内所述第一金属层31、所述第二金属层32、所述第一金属层31、所述第二金属层32依次沿背离所述底层金属层10的方向排列。第一金属层31内两个所述第一金属线311沿第一方向d1间隔设置并在第二方向d2上形成一个所述收容通道33，当一个所述电连接结构30内具有两层所述第一金属层31时，所形成的所述收容通道33也至少为两个，进一步地，能够使得两层所述第一金属层31所对应层位置的所述信号线40能够通过所述收容通道33，进一步缓解芯片绕线资源紧张的情况，提高绕线成功率。
53.可选地，在其它实施方式中，所述第一金属层31的数量也可以为两个、或三个、或四个或四个以上的数量，所述第二金属层32的数量也可以为两个、或三个、或四个或四个以上的数量。同时所述第一金属层31的数量和所述第二金属层32的数量可以相同或不同，本技术对此不作限定。
54.请参照图1至图5，图5是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图一。在一种实施方式中，在同一个所述顶层金属线21上，至少两个所述电连接结构30中的所述第一金属线311相互间隔设置。
55.换言之，与同一个所述顶层金属线21连接的两个所述电连接结构30中所述第一金属线311相互间隔设置。两个所述电连接结构30中所述第一金属线311相互间隔设置，使得在所述第一金属层31所在的层空间内，两个电连接结构30之间形成沿第一方向d1的第一过线通道71，可用于使沿第一方向d1延伸的信号线40通过。在所述第一过线通道71的位置可以在满足drc规则的情况下通过沿第一方向d1延伸的所述信号线40，缓解芯片绕线资源紧张的情况，提高绕线成功率。
56.可选地，在一种实施方式中，在同一个所述顶层金属线21上，每相邻的两个所述电连接结构30中的所述第一金属线311相互间隔设置。
57.请参照图1至图6，图6是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图二。在一种实施方式中，在同一个所述顶层金属线21上，至少两个所述电连接结构30中的所述第一金属线311相互连接。
58.换言之，与同一个所述顶层金属线21连接的两个所述电连接结构30中所述第一金属线311相互连接。两个所述电连接结构30中所述第一金属线311相互连接，增大所述第一金属线311的长度以及阻值，可以进一步地提高电源压降的效果。
59.可选地，在一种实施方式中，在同一个所述顶层金属线21上，每相邻的两个所述电连接结构30中的所述第一金属线311相互连接。
60.可选地，在一种实施方式中，在同一个所述顶层金属线21上，可以包括相邻的两个所述电连接结构30中的所述第一金属线311相互间隔设置这一特征以及相邻两个所述电连接结构30中的所述第一金属线311相互连接这一特征。
61.请参照图1至图7，图7是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图三。在一种实施方式中，在同一个所述电源轨11上，至少两个所述电连接结构30中的所述第二金属线321相互间隔设置。
62.换言之，与同一个所述电源轨11连接的两个所述电连接结构30中所述第二金属线321相互间隔设置。两个所述电连接结构30中所述第二金属线321相互间隔设置，使得在所
述第二金属层32所在的层空间内，两个电连接结构30之间形成沿第二方向d2的第二过线通道72，可用于使沿第二方向d2延伸的信号线40通过。在所述第二过线通道72的位置可以在满足drc规则的情况下通过沿第二方向d2延伸的所述信号线40，缓解芯片绕线资源紧张的情况，提高绕线成功率。需要说明的是，所述收容通道33用于通过第一金属层31所在层空间内沿第二方向d2延伸的所述信号线40，所述第二过线通道72用于通过第二金属层32所在层空间内沿第二方向d2延伸的所述信号线40，两者并不相同。
63.可选地，在一种实施方式中，在同一个所述电源轨11上，每相邻的两个所述电连接结构30中的所述第一金属线311相互间隔设置。
64.请参照图1至图8，图8是本技术实施方式提供的一种芯片电源连接网络组件的俯视结构示意图四。在一种实施方式中，在同一个所述电源轨11上，至少两个所述电连接结构30中的所述第二金属线321相互连接。
65.换言之，与同一个所述电源轨11连接的两个所述电连接结构30中所述第二金属线321相互连接。两个所述电连接结构30中所述第二金属线321相互连接，增大所述第二金属线321的长度以及阻值，可以进一步地提高电源压降的效果。
66.可选地，在一种实施方式中，在同一个所述电源轨11上，每相邻的两个所述电连接结构30中的所述第二金属线321相互连接。
67.可选地，在一种实施方式中，在同一个所述电源轨11上，可以包括相邻的两个所述电连接结构30中的所述第二金属线321相互间隔设置这一特征以及相邻两个所述电连接结构30中的所述第二金属线321相互连接这一特征。
68.在一种实施方式中，所述顶层金属线21包括至少一个vdd金属线和至少一个vss金属线，所述电源轨11包括至少一个vdd电源轨和至少一个vss电源轨，所述vdd金属线通过至少一个电连接结构30电连接所述vdd电源轨，所述vss金属线通过至少一个电连接结构30电连接所述vss电源轨。
69.可选地，一个所述vdd金属线可以电连接多个所述vdd电源轨，一个所述vdd电源轨也可以电连接多个vdd金属线，本技术对此不作限定。
70.可选地，一个所述vss金属线可以电连接多个所述vss电源轨，一个所述vss电源轨也可以电连接多个vss金属线，本技术对此不作限定。
71.请再次参照图1及图2，在一种实施方式中，本技术还提供一种集成电路模组1000，所述集成电路模组1000包括至少一个第一电子器件61、至少一个第二电子器件62、至少一个信号线40以及所述芯片电源连接网络组件1，所述第一电子器件61和所述第二电子器件62分别沿第二方向d2间隔设于所述底层金属层10的两侧，所述第一电子器件61通过所述信号线40连接所述第二电子器件62，至少一个所述信号线40沿第二方向d2延伸且穿过所述收容通道33。
72.可选地，所述第一电子器件61包括但不限于为反向器或其它器件，所述第二电子器件62包括但不限于为反向器或其它器件。
73.本技术提供的集成电路模组1000中，第一电子器件61与第二电子器件62电连接的信号线40中，沿第二方向d2延伸的所述信号线40可以穿过所述芯片电源连接网络组件1中所述电连接结构30的收容通道33，并不需要绕过所述电连接结构30，可以大幅缓解所述集成电路模组1000中的绕线资源，解决绕线拥挤的问题。
74.以上所述是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本技术的保护范围。

技术特征：
1.一种芯片电源连接网络组件，其特征在于，包括：底层金属层，包括多个沿第一方向延伸且间隔设置的电源轨；顶层金属层，包括多个沿第二方向延伸且间隔设置的顶层金属线，所述第二方向与所述第一方向垂直；以及多个电连接结构，每个所述电连接结构电连接一个所述电源轨与一个所述顶层金属线；所述电连接结构包括：至少一个第一金属层及至少一个第二金属层，所述第一金属层位于所述第二金属层与所述底层金属层之间；所述第一金属层包括至少两个沿所述第二方向延伸且间隔设置的第一金属线，至少两个所述第一金属线皆电连接一个所述电源轨，至少两个所述第一金属线之间形成用于收容信号线的收容通道；所述第二金属层包括至少一个沿所述第一方向延伸的第二金属线，所述第二金属线的一侧电连接所述顶层金属线，所述第二金属线的另一侧电连接至少两个所述第一金属线。2.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在一个所述电连接结构中，所述第一金属层的数量为至少两个，所述第二金属层的数量为至少两个，所述第一金属层与所述第二金属层交替设置。3.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在同一个所述顶层金属线上，至少两个所述电连接结构中的所述第一金属线相互间隔设置。4.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在同一个所述电源轨上，至少两个所述电连接结构中的所述第二金属线相互间隔设置。5.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在同一个所述顶层金属线上，至少两个所述电连接结构中的所述第一金属线相互连接。6.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在同一个所述电源轨上，至少两个所述电连接结构中的所述第二金属线相互连接。7.根据权利要求1-6任意一项所述的芯片电源连接网络组件，其特征在于，所述顶层金属线包括至少一个vdd金属线和至少一个vss金属线，所述电源轨包括至少一个vdd电源轨和至少一个vss电源轨，所述vdd金属线通过至少一个电连接结构电连接所述vdd电源轨，所述vss金属线通过至少一个电连接结构电连接所述vss电源轨。8.根据权利要求1-6任意一项所述的芯片电源连接网络组件，其特征在于，在所述第一方向上，所述第一金属线的径向尺寸与所述信号线的径向尺寸的比值范围为：0.8~1.2；在所述第二方向上，所述第二金属线的径向尺寸与所述信号线的径向尺寸的比值范围为：0.8~1.2。9.根据权利要求1所述的芯片电源连接网络组件，其特征在于，在一个所述电连接结构内，所述第一金属层的数量为两个，所述第二金属层的数量为两个，所述第一金属层内所述第一金属线的数量为两个，所述第二金属层内所述第二金属线的数量为一个；所述电连接结构内所述第一金属层、所述第二金属层、所述第一金属层、所述第二金属层依次沿背离所述底层金属层的方向排列。10.一种集成电路模组，其特征在于，包括至少一个第一电子器件、至少一个第二电子器件、至少一个信号线以及权利要求1-9任意一项所述的芯片电源连接网络组件，所述第一电子器件和所述第二电子器件分别沿所述第二方向间隔设于所述底层金属层的两侧，所述
第一电子器件通过所述信号线连接所述第二电子器件，至少一个所述信号线沿所述第二方向延伸且穿过所述收容通道。

技术总结
本申请提供了芯片电源连接网络组件及集成电路模组，芯片电源连接网络组件包括底层金属层、顶层金属层及多个电连接结构，底层金属层包括多个沿第一方向的电源轨，顶层金属层包括多个沿第二方向的顶层金属线，第二方向与第一方向垂直，每个电连接结构电连接一个电源轨与一个顶层金属线，电连接结构包括第一金属层及第二金属层，第一金属层包括沿第二方向延伸且间隔的第一金属线，第一金属线皆电连接一个电源轨，两个第一金属线之间形成用于收容信号线的收容通道；第二金属层包括沿第一方向延伸的第二金属线。在收容通道的位置可以在满足DRC规则的情况下通过沿第二方向延伸的信号线，缓解芯片绕线资源紧张的情况，提高绕线成功率。功率。功率。


技术研发人员：陈其懋 骆柏丞 林尚儒 潘建宏
受保护的技术使用者：芯耀辉科技有限公司
技术研发日：2023.06.29
技术公布日：2023/8/1