元件结构的制作方法

1.本公开涉及一种高电压无源元件，尤其涉及一种使用金属-绝缘体-金属(metal-insulator-metal；mim)结构的高电压无源元件。


背景技术：

2.半导体集成电路(ic)产业经历了指数型的增长。ic的材料和设计技术历经了几代进步，每一代电路都比上一代更小、更复杂。ic演进的过程中，功能密度(即，单位面积的芯片中互联元件的数量)已经普遍增加，而几何尺寸(即，可使用工艺造出的最小组件或线)逐渐缩小。此种使元件缩小的发展过程通常有助于提高生产效率并降低相关成本，而这也增加了ic制造的复杂度。
3.随着ic元件的几何尺寸不断减小，一些表面积较大的无源元件被移动到了后段工艺(back-end-of-line；beol)，金属-绝缘体-金属电容是此类无源元件的其中之一。典型的mim电容包含多个导体板层，多个导体板层通过多个绝缘层相互绝缘。在某些情况下，多个mim电容可被制造以提供不同的功能。尽管现有的mim结构通常能满足其预期目的，但它们并非在各个方面都能令人满意。


技术实现要素：

4.本公开实施例提供一种元件结构。元件结构包含mim堆叠、接地导孔，以及第一导孔。mim堆叠包含至少一个下导体板层；第一绝缘层，设置于下导体板层上方；第一导体板层，设置于第一绝缘层上方；第二绝缘层，设置于第一导体板层上方；以及第二导体板层，设置于第二绝缘层上方。接地导孔延伸穿过并电性耦接至第一导体板层中的第一接地板。第一导孔延伸穿过并电性耦接至第二导体板层中的高电压板。其中，第一接地板垂直重叠于高电压板，且第二绝缘层不同于第一绝缘层。
5.本公开实施例提供一种元件结构。元件结构包含mim堆叠、接地导孔、第一导孔，以及第二导孔mim堆叠包含至少一个下导体板层；第一绝缘层，设置于下导体板层上方；第一导体板层，设置于第一绝缘层上方；第二绝缘层，设置于第一导体板层上方；以及第二导体板层，设置于第二绝缘层上方。接地导孔延伸穿过并电性耦接至第一导体板层中的第一接地板。第一导孔延伸穿过并电性耦接至第二导体板层中的高电压板。第二导孔延伸穿过并电性耦接至第二导体板层中的标准电压板。其中，第一接地板垂直垂叠于高电压板和标准电压板，而高电压板与标准电压板绝缘，且第二绝缘层不同于第一绝缘层。
6.本公开实施例提供一种元件结构。元件结构包含电容堆叠、接地导孔、第一导孔，以及第二导孔。电容堆叠包含第一导体板层；第一绝缘层，设置于第一导体板层上方；第二导体板层，设置于第一绝缘层上方；第二绝缘层，设置于第二导体板层上方；第三导体板层，设置于第二绝缘层上方；第三绝缘层，设置于第三导体板层上方；第四导体板层，设置于第三绝缘层上方；第四绝缘层，设置于第四导体板层上方；以及第五导体板层，设置于该第四绝缘层上方。接地导孔延伸穿过并电性耦接至第二导体板层中的第一接地板以及第四导体
板层中的第二接地板。第一导孔延伸穿过并电性耦接至第五导体板层中的高电压板。第二导孔延伸穿过第一导体板层中的第一标准电压板、第三导体板层中的第二标准电压板，以及第五导体板层中的第三标准电压板。其中，第一接地板和第二接地板垂直重叠于第一标准电压板、第二标准电压板和第三标准电压板，而高电压板垂直重叠于第一接地板。
附图说明
7.本公开自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
8.图1为根据本公开多种方式所示，用于图案化工艺中金属-绝缘体-金属(mim)结构的第一导体板层的示意剖面图。
9.图2为本公开多种方式所示，用于去除硬掩模的后图1中的第一导体板层的示意剖面图。
10.图3为本公开多种方式所示，用于图2中的第一导体板层上方顺应性地沉积绝缘层的示意剖面图。
11.图4为本公开多种方式所示，用于图3中的绝缘层上方沉积第二导体板层的示意性截面图。
12.图5为本公开多种方式所示，用于当施加不同偏压时第一导体板层、绝缘层和第二导体板层之间的界面的放大图。
13.图6为本公开多种方式所示，用于耦接至接地导孔的导体板和耦接至高电压导孔的导体板之间的第一电容耦接示意图。
14.图7为本公开多种方式所示，用于耦接至接地导孔的导体板和耦接至高电压导孔的导体板之间的第二电容耦接示意图。
15.图8为本公开多种方式所示，用于耦接至接地导孔的导体板和耦接至高电压导孔的导体板之间的第三电容耦接示意图。
16.图9为本公开多种方式所示，用于共用同一接地导孔的两个金属-绝缘体-金属(mim)电容的元件结构的示意剖面图。
17.附图标记如下：
18.10:元件结构
19.12:钝化层
20.14:第一导体板层
21.16:硬掩模层
22.18:受损面
23.20:第一绝缘层
24.22:第二导体板层
25.100:mim结构
26.102:接地导孔
27.104:逻辑晶体管
28.112:第一接地导体板
29.114:高电压导体板
30.122:第二接地导体板
31.140:第一绝缘层
32.150:第二绝缘层
33.200:元件结构
34.202:基板
35.204:逻辑晶体管
36.206:高电压晶体管
37.208:第一导体板
38.210:第二导体板
39.212:第三导体板
40.214:第四导体板
41.216:第五导体板
42.218:第六导体板
43.220:第一接触导孔
44.230:第二接触导孔
45.240:第三接触导孔
46.250:mim结构
47.310:第一区域
48.315:第三区域
49.320:第二区域
50.402:第一绝缘层
51.404:第二绝缘层
52.406:第三绝缘层
53.408:第四绝缘层
54.f：顺向偏压
55.r：逆向偏压
56.g：接地电压
57.lv1：第一层
58.lv2：第二层
59.lv3：第三层
60.lv4：第四层
61.lv5：第五层
具体实施方式
62.以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特
征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
63.进一步来说，本公开可能会使用空间相对术语，例如“在
…
下方”、“下方”、“低于”、“在
…
上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
64.再进一步来说，当一数字或数字范围被以“约”、“大约”等用语进行描述时，除非另有说明，否则此用语根据本文所述的特定技术领域具通常知识者的知识涵盖所述数字的特定变化(例如：+/-10％或其他变化)内的数字。举例来说，用语“约5纳米(nm)”可涵盖的尺寸范围，为自4.5nm至5.5nm、自4.0nm至5.0nm等，其中沉积材料层相关的制造公差+/-15％已为本文所述的本领域技术人员习之。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
65.金属-绝缘体-金属(metal-insulator-metal；mim)电容已被广泛应用于多种功能电路中，诸如混合信号电路、模拟电路、射频(radio frequency；rf)电路、动态随机存取存储器(dynamic random access memories；dram)、嵌入式dram和逻辑运算电路等。在单芯片系统(system-on-chip；soc)的应用中，用于不同功能电路的不同电容必须整合到在同一芯片上，用以处理不同目的。例如，在混合信号电路中，电容被用作去耦合电容和高频噪声滤波器。在dram和嵌入式dram电路的应用中，电容被用做记忆储存。而在rf电路中，电容则被用于振荡器和具有耦合及/或旁路目的的相移网络中。在微处理器中，电容的功用为去耦合。mim电容顾名思义，包含了一种金属层和绝缘层交错的夹层结构。一个标准的mim电容会包含多个导体板层，每个导体板层皆会利用绝缘层与相邻的导体板层隔绝开来。mim电容为了具有更大的表面积，因而采用后段工艺(beol)的结构进行制造，而mim电容的导体板层会延伸至多个位于下方的金属顶部接触点(underlying top metal contact features)，而多个接触点会连接至逻辑或控制电路。
66.设计和制造mim电容是具有挑战性的。前段工艺(front-end-of-line；feol)的有源元件，诸如晶体管，可提供不同的功能并在不同的电压下工作。例如，有些晶体管可用作逻辑或核心电路中的逻辑闸，而另外有些他晶体管可用作高电压晶体管。逻辑或核心晶体管可以在大约0.8至1.5伏特之间的标准工作电压下工作，而高电压晶体管可以在大约1.8至4.0伏特之间的工作电压下工作。为了使mim电容的容量最大化并使总厚度最小化，mim电容的每个绝缘层都是以狭窄的安全裕度(tight safety margin)构成。也就是说，但凡削减安全裕度都可能导致绝缘层击穿并增加缺陷密度。高电压晶体管的较高工作电压无助于改善这种情况，因为它会只会增加电介质击穿(dielectric breakdown)的可能性。
67.虽然在mim结构中，穿越二相邻导体板的电场的方向看似不会影响介质层时变击穿(time-dependent-dielectric-breakdown；tddb)，但它明显在高电压的应用中起到重要作用。图1至图5公开了电场方向的运作机制。图1为元件结构10的示意剖面图，其可视为mim结构的前身。元件结构10包含一钝化层12、一设置在钝化层12上的第一导体板层14，以及一
用于图案化第一导体板层14的硬掩模层16。第一导体板层14是以化学气相沉积(cvd)、物理气相沉积(pvd)或合适的方法进行沉积。于上述实施例中，第一导体板层14已被蚀刻工艺被图案化，而硬掩模层16是用作蚀刻掩模。在一些实施例中，钝化层12可包含二氧化硅(silicon oxide)、未掺杂硅玻璃(undoped silicon glass；usg)或其他合适的介电材料，第一导体板层14可包含氮化钛或氮化钽，而硬掩模层16可包含二氧化硅、氮化硅、碳化硅或其组合。第一导体板层14的图案化得以干蚀刻进行，例如反应离子蚀刻(reactive-ion-etching；rie)。定向蚀刻工艺(direction etch process)22可使用氧气(o2)、氮气(n2)、含氟气体(例如，cf4、nf3、sf6、ch2f2、chf3及/或c2f6)、碳氢化合物(例如，甲烷)、含氯气体(例如，cl2、chcl3、ccl4及/或bcl3)、含溴气体(例如，hbr及/或chbr3)、含碘气体、其他合适的气体及/或等离子体，及/或其组合。
68.参考图2，第一导体板层14被图案化后，便可选择性地去除硬掩模层16。若硬掩模层16是由氮化硅构成，去除硬掩模层16时便可使用热正磷酸(orthophosphoric acid；h3po4)。若硬掩模层16是由其他介电材料构成，便可使用其他蚀刻剂或蚀刻工艺。虽然用于蚀刻硬掩模层16的蚀刻方式会对应硬掩模层16的材质而有所调整，但无论如何都会侵蚀第一导体板层14暴露在外的部分。简而言之，如图2所示，去除硬掩模层16时被蚀刻或损坏的第一导体板层14的表面被标记为损坏面18。虽然图2没有明确公开，但受损面18具有许多缺陷的粗糙表面。受损面18的多个缺陷处可用于电子捕获(traps for electrons)。
69.参考图3，去除硬掩模层16并在第一导体板层14上形成受损面18后，再利用化学气相沉积(chemical vapor deposition；cvd)、原子层沉积(atomic layer deposition；ald)或合适的沉积方法在钝化层12和受损面18上顺应性地沉积第一绝缘层20。第一绝缘层20可以包含高介电系数的介电材料，例如二氧化铪(hafnium oxide)、氧化铪铝(hafnium aluminum oxide)、氧化铪锆(hafnium zirconium oxide)、二氧化锆(zirconium oxide)、锆铝氧化物(zirconium aluminum oxide,)、氧化铝、氮化硅或其组合。参考图4，第一绝缘层20顺应性地沉积后，再利用cvd、pvd或合适的方法沉积第二导体板层22。类似于第一导体板层14，第二导体板层22可包含氮化钛或氮化钽。尽管图中未明确公开，但第二导体板层22和第一导体板层14的图案化技术是类似的。根据元件结构10的设计，额外的绝缘层和导体板层可以沉积在第二导体板层22上。多个额外的导体板层都被图案化。
70.图5为放大后的图4的虚线区域。如上文所述，第一导体板层14和第二导体板层22是由相同材料构成。在一些实施例中，它们甚至可以具有大抵上相同的厚度。然而，当连结第一绝缘20时，第一导体板层14和第二导体板层22的厚度并不一定相同。如上文所述，并结合图2，第一导体板层14的顶面和侧壁被蚀刻工艺去除硬掩模层16。蚀刻工艺在第一体导层14上造出一粗糙的受损面18。第一绝缘层20直接沉积在受损面18上。第二导体板层22沉积到第一绝缘层20上之前，第一绝缘层20不须进行图案化处理。尽管第二导体板层22被图案化并被去除了硬掩模层，但第二导体板层22的底表面从未受到蚀刻的影响。确切而言，当第二导体板层22被图案化时，其底面与第一绝缘层20的顶面接触，因此阻绝了用于图案化第二导体板层22或去除硬掩模层的蚀刻剂。如图5所示，第一绝缘层20被直接夹设在第一导体板层14的受损面18和第二导体板层22的未蚀刻底面之间。也就是说，第一导体板层14通过第一绝缘层20电容性耦接至第二导体板层22。
71.据观察，受损面18的存在实际影响了第一绝缘层20的击穿。参考图5，简而言之，当
第一导体板层14接地而第二导体层板22耦接到较高的电压准位时，会有一顺向偏压(f)施加在第一导体板层14和第二导体层板22之间。当第一导体板层14耦接到较高的电压准位而第二导体板层22接地时，会有一逆向偏压(r)施加在第一导体板层14和第二导体板层22之间。如图5所示，当施加顺向偏压(f)时，电场会从第二导体板层22指向第一导体板层14，而该电场对带负电的电子的施力方向会以跟电场方向相反。结果，第一绝缘层20中的自由电子在顺向电场的作用下，便会聚集在第二导体板层22的底面附近，该底面没有因任何蚀刻工艺而变得粗糙不平或损坏。当施加逆向偏压(r)时，电场会从第一导体板层14指向第二导体板层22，而该电场对带负电的电子的施力方向会以跟电场方向相反。如此一来，第一绝缘层20中的自由电子在逆向电场的作用下，便会聚集在第一导体板层14的受损面18附近。
72.参考图5，施加逆向偏压(r)时，受损面18会特定范围的电场和温度下捕获自由电子。当基于任何原因而使电场或温度超过上述范围时，除了捕获电子之外，额外的电子亦会被释放并参与传导过程(conduction process)，而这可能导致第一绝缘层20击穿。就某种程度上，受损面18做为催化表面，对绝缘层20的本质击穿(intrinsic breakdown)起到了增强作用。施加顺向偏压(f)时，第一绝缘层20的本质击穿不会因为第二导体板层22未蚀刻的底面而增强。实验表明受损面(例如受损面18)的击穿增强(breakdown enhancement)极大程度影响了绝缘层的介质层时变击穿(tddb)寿命。在一些实验结果中，当两个相邻导体板层的电压差约为2至2.5伏特之间，顺向偏压寿命可比逆向偏压寿命好200％以上。
73.在一些应用中，mim结构可包含共用同一接地导孔的低电压区域和高电压区域。该mim结构包含与多个绝缘层相互交错的多个导体板层。多个导体板层中的任一板层皆可包含多个彼此绝缘的导体板。导体板层中的导体板可通过图案化单一导体板层构成。低电压区域可包含电性耦接至一组导体板的低电压接触导孔，该组导体板可称为低电压导体板。高电压区域包含电性耦接至一组导体板的高电压导孔，该组导体板可被称为高电压导体板。接地导孔位于低电压接触导孔和高电压接触导孔之间。接地导孔电性耦接至一组导体板，该组导体板可被称为接地板。高电压导体板和低电压导体板皆是与接地板垂直交叠。如图6、图7和图8所示，将高电压导体板放置在这种mim结构中并不容易。
74.图6公开了mim结构100的接地导孔102和高电压导孔104。接地导孔102电性耦接至第一接地导体板112以及多个额外的接地导体板，多个接地导体板设置于第一接地导体板112的上方(如图6的多个点所示)。高电压导孔104电性耦接至高电压导体板114。第一接地导体板112的一部分延伸至高电压导体板114的上方，并通过第一绝缘层140电容性耦接至高电压导体板114。为了能承受更高的电压，第一绝缘层140可比其他绝缘层更厚，或第一绝缘层140的介电系数会比其他绝缘层的更高。如图6所示，由于第一接地导体板112外伸于高电压导体板114的上方，因此第一接地导体板112的底面和高电压导体板114的顶面之间会出现一逆向偏压(r)。如上文所述，高电压导体板114的顶面已损坏或粗糙不平。对第一绝缘层140施加逆向偏压，将导致第一绝缘层140的tddb寿命降低。
75.图7公开了有别于图6的结构。在图7的实施例中，高电压导体板114并非位于导体板层的最底部。在图7中，高电压导体114的一部分延伸至接地导体板112的上方，并电容性耦接至第一接地导体板112。如图7所示，由于高电压导体板114外伸(overhang)于接地导体板112的上方，因此高电压导体板114的底面和第一接地导体板112的顶面之间会出现一顺向偏压(f)。如上文所述，高电压导体板114的底面并未被蚀刻工艺蚀刻。对第一绝缘层140
施加顺向偏压，将使第一绝缘层140的tddb寿命优化(desirable tdbd lifetime)。在图7中，mim结构100进一步包含一第二接地导体板122，第二接地导体板122与高电压导体板114垂直交叠，且电耦接至接地导孔102。第二接地导体板122可能会对绝缘层的tddb寿命造成影响。首先，若在第二接地导体板122和高电压导体板114之间施加逆向偏压，将导致绝缘层的tddb寿命降低。再者，第二绝缘层150上可能出现逆向偏压，但设置第二绝缘层150的目的并不是为了将其应用于高电压中，这可能导致第二绝缘层150发生击穿。尽管第二绝缘层150的厚度或介电系数可以增加，并以此匹配第一绝缘层140，但也可能因此降低第二接地导体板122和电性耦接至逻辑接点导孔(logic contact via)的导体板之间的电容量(图7中未公开)。如图中的多个点所示，第一接地导体板112的下方或第二接地导体板122的上方皆可设置额外的导体板。
76.图8公开了有别于图6及图7的结构。在图8的实施例中，高电压导体板114位于导体板层的最顶部。高电压导体114的一部分延伸至接地导体板112的上方，并电容性耦接至第一接地导体板112。如图8所示，由于高电压导体板114外伸于接地导体板112的上方，因此高电压导体板114的底面和第一接地导体板112的顶面之间会出现一顺向偏压(f)。如上文所述，高电压导体板114的底面并未被任何蚀刻工艺蚀刻。对第一绝缘层140施加顺向偏压，将使第一绝缘层140的tddb寿命优化。由于高电压导体板114位于导体板层的最顶部，因此没有其他导体板会与高电压导体板114垂直交叠，亦不会导致任何击穿问题。第6、7和8图表明，将高电压导体板设置于导体板层的最顶部是非常关键的。
77.图9公开了本公开实施例的元件结构200。元件结构200包含一mim结构250。元件结构200包含一在基板202上制造的前端工艺(feol)结构，以及一后段工艺(beol)等级的mim结构250。值得注意的是，图1为简易起见，因此未公开内连(线)结构和重分配层(redistribution layer；rdl)可设置于基板202和mim结构250之间，并可用以提供信号传输。基板202可包含一化合物半导体，例如碳化硅(silicon carbide；sic)、磷化硅(silicon phosphide；sip)、砷化镓(gallium arsenide；gaas)、磷化镓(gallium phosphide；gap)、磷化铟(indium phosphide；inp)、砷化铟(indium arsenide；inas)、锑化铟(indium antimonide；insb)、氧化锌(zinc oxide；zno)、硒化锌(zinc selenide；znse)、硫化锌(zinc sulfide；zns)、碲化锌(zinc telluride；znte)、硒化镉(cadmium selenide；cdse)、硫化镉(cadmium sulfide；cds)及/或碲化镉(cadmium telluride；cdte)；合金半导体，例如硅锗(silicon germanium；sige)、碳化硅磷(silicon phosphorus carbide；sipc)、砷化镓(gallium arsenic phosphide；gaasp)、砷化铝铟(aluminum indium arsenide；alinas)、砷化铝镓(aluminum gallium arsenide；algaas)、砷化镓铟(gallium indium arsenide；gainas)、磷化镓铟(gallium indium phosphide；gainp)；及/或砷化镓铟(gallium indium arsenic phosphide；gainasp)；其他iii-v族材料；其他ii-vi族材料，或其组合。或者，基板202也可以是绝缘层上覆半导体的基板(semiconductor-on-insulator substrate)，例如绝缘层上覆硅(soi)基板或绝缘层上覆锗(geoi)的基板。在一些实施例中，基板202可包含一外延层(epitaxial layer)，例如覆盖在本体半导体(bulk semiconductor)上的外延层。
78.前端工艺(feol)结构可包含多个设置于基板202上的晶体管。图9的实施例中，多个晶体管可包含逻辑晶体管204和高电压晶体管206。逻辑晶体管203可以是逻辑闸的一部
分，而高电压晶体管206可以是输入/输出(i/o)晶体管，用于控制电源电压的连接。在一些实施例中，逻辑晶体管204可以是多桥通道(multi-bridge-channel；mbc)晶体管或鳍式场效应晶体管(fin-type field effect transistor；finfet)。finfet具有至少一侧被栅极所包覆的突起通道(例如，栅极包覆从基板延伸的半导体材料的“鳍片”的顶面和侧壁)。mbc晶体管具有可延伸的栅极结构，该栅极结构可部分或完全地围绕通道区域，以提供对通道区域的两侧或更多侧进行连结。由于其栅极结构围绕通道区域，mbc晶体管亦可称为环绕栅极晶体管(surrounding gate transistor；sgt)或栅极全环(gate-all-around；gaa)晶体管。高电压晶体管206的栅极介电层厚度或长度可与逻辑晶体管104不同。例如，逻辑晶体管204可以是一mbc晶体管，而该mbc晶体管具有一第一栅极介电层厚度；高电压晶体管206可以是一mbc晶体管，而该mbc晶体管具有一第二栅极介电层，且该第二栅极介电层的厚度大于该第一栅极介电层的厚度。又例如，高电压晶体管206的栅极长度可大于逻辑晶体管204的栅极长度。在另外一些实施例中，逻辑晶体管204与高电压晶体管206可为不同类型。例如，由于finfet可能比相当尺寸的mbc晶体管更适合操作在高电压环境，因此逻辑晶体管204可以是mbc晶体管，而高电压晶体管206可以是finfet。
79.mim结构250可包含与多个绝缘层交错的多个导体板层。为了使本公开实施例正常执行，mim结构250包含至少三个导体板层。上述实施例中，mim结构250包括五个导体板层或五个层，即第一层(lv1)、在第一层之上的第二层(lv2)、在第二层之上的第三层(lv3)、在第三层之上的第四层(lv4)，在第四层之上的第五层(lv5)。每个导体板层或每个层皆包含金属结构，多个金属结构是通过单一沉积工艺沉积的导体层所图形化而成。可以理解为，mim结构250包含了更多层板，以满足设计需要。上述实施例中，第一层(lv1)包含第一导体板208。第二层(lv2)包含第二导体板210。第三层(lv3)包含第三导体板212。第四层(lv4)包含第四导体板214。第五层(lv5)包含第五导体板216和第六导体板218。第一层(lv1)中的第一导体板208通过第一绝缘层402，与第二层(lv2)中的第二导体板210相互绝缘。第二层(lv2)中的第二导体板210，通过第二绝缘层404与第三层(lv3)中的第三导体板212相互绝缘。第三层(lv3)中的第三导体板212通过第三绝缘层406，与第四层(lv4)中的第四导体板214相互绝缘。第四层(lv4)中的第四导体板214通过第四绝缘层408，与第五层(lv5)中的第五导体板216和第六导体板218相互绝缘。
80.每一层板皆包含虚线所标示的虚置垫层(dummy pads)。本文所指的虚置垫层属于电性浮接的导体层(electrically floating conductor layer)，通过绝缘层与任一导体板层电相互绝缘。虚置垫层与导体板是在同一水平面上成形。因此，同一层的导体板层的构造和厚度会相同。虚置垫层顾名思义，不具任何电路或电性连接功能。多个虚置垫层被插入的目的在于平衡蚀刻的负载。下文将描述，多个接触导孔可通过mim结构250的不同区域成形。多个接触导孔都会在接触孔开口(contact via openings)中成形，并延伸通过不同数量的导体层板。插入虚置垫层，使得所有接触导孔都会被蚀刻并穿过相同数量的金属层。
81.第一导体板208、第二导体板210、第三导体板212、第四导体板214、第五导体板216、第六导体板218，以及虚置垫层(dummy plates)可包含氮化钛(tin)、氮化钽(tan)、钛(ti)、钽(ta)、钴(co)、镍(ni)、铜(cu)或其组合。在一个实施例中，多个导体板由氮化钛(tin)构成。第一绝缘层402、第二绝缘层404、第三绝缘层406和第四绝缘层408可包含高介电系数的材料，例如氧化铪(hafnium oxide)、氧化铪铝(hafnium aluminum oxide)、氧化
铪锆(hafnium zirconium oxide)、氧化锆(zirconium oxide)、氧化锆铝(zirconium aluminum oxide)、氧化铝(aluminum oxide)或其组合。
82.mim结构250可包含第一区域310和第二区域320。图9的实施例中，第一区域310和第二区域320重叠于第三区域315。图9公开了三个接触导孔，分别为第一接触导孔220、第二接触导孔230和第三接触导孔240。第一接触导孔220延伸穿过第一区域310，并电性耦接至第一组导体板。上述实施例中，第一组导体板包含第一导体板208、第三导体板212和第五导体板216。第二接触导孔230延伸穿过第三区域315，并电性耦接至第二组导体板。第二组导体板包含第二导体板210和第四导体板214。第三接触导孔240延伸穿过第二区域320并且电性耦接至第三组导体板层。上述实施例中，第三组导体板层包括第六导体板层218。
83.第一组导体板中的每个导体板皆会电容性耦接至第二组导体板中的至少一个导体板。上述实施例中，由于垂直区域重叠，第一组导体板中的第五导体板216因而电容性耦接至第二组导体板中的第四导体板214。第一组导体板中的第三导体板212电容性耦接至第二组导体板中的第四导体板214和第二组导体板中的第二导体板210。第一组导体板中的第一导体板208电容性耦接至第二组导体板中的第二导体板210。通过内连结构和重分配层(rdl)，第一接触导孔220电性耦接至逻辑晶体管204的源极或漏极，第二接触导孔230电性耦接至接地电压(g)，第三接触导孔240则电性耦接至高电压晶体管206的源极或漏极。如此一来，第一区域310便会用作逻辑mim电容，第一接触导孔220用作低电压接触导孔，第二接触导孔230则会用作接地导孔。第一接触导孔220和第二接触导孔230之间的电容量是由第一组导体板和第二组导体板的垂直重叠所造成的电容量决定的。由于第一接触导孔220是低电压接触导孔，且第一导体板208、第三导体板212和第五导体板216电性耦接至低电压接触导孔，因此第一导体板208、第三导体板212和第五导体板216是低电压导体板。由于第二接触导孔230是接地导孔，且第二导体板210和第四导体板214电性耦接至接地导孔，因此第二导体板210和第四导体板214是接地板。
84.第二组导体板中的至少一个导体板与第三组导体板中的至少一个导体板电容性耦接。上述实施例中，由于垂直区域重叠，第三组导体板中的第六导体板218因而电容性耦接至第二组导体板中的第四导体板214。通过内连结构和重分配层，第三接触导孔240电性耦接至高电压晶体管206的源极或漏极，且第二接触导孔230电性耦接至接地电压(g)。如此一来，第二区域320便会用作高电压mim电容，第三接触导孔240用作高电压接触导孔，第二接触导孔230则会用作接地导孔。第三接触导孔240和第三接触导孔230之间的电容量是由第二组导体板和第三组导体板之间的电容量决定的。三组导体板各不相同，且互相绝缘。由于第三接触导孔240用作高电压导孔，所以电性耦接至第三接触导孔240的第六导体板218是高电压板。
85.当第一接触导孔220耦接至逻辑晶体管204时，第一区域310被用作逻辑mim区域310或逻辑mim电容310。当第三接触导孔240耦接到高电压晶体管206时，第二区域320会被用作高电压mim区域320。逻辑mim电容310和高电压mim电容320共用同一接地导孔230(即第二接触导孔230)。虽然逻辑mim电容310和高电压mim电容320共用同一接地电压，但二者可具有不同的工作电压。例如，逻辑mim电容310的标准工作电压约为0.8至1.5伏特之间，而高电压mim电容320的工作电压可为1.8至4.0伏特之间。逻辑mim电容310的电容量不同于高电压mim电容320的电容量。
86.为了适应不同的工作电压，第四绝缘层408做为影响高电压mim电容320的电容量的绝缘层，其在材质和厚度方面有别于影响逻辑mim电容310的电容量的其他绝缘层，诸如绝缘层402、404和406。一般来说，高电压mim电容320在较高电压下操作，会需要较大的厚度或较高介电系数的材料。在一些实施例中，第四绝缘层408的厚度可以是第一绝缘层402、第二绝缘层404或第三绝缘层406中任一者厚度的大约2至4倍。在另外一些实施例中，第四绝缘层408的介电系数可大于其他绝缘层的介电系数。在一个实施例中，第四绝缘层408包含氧化铪(hafnium oxide)，而其他绝缘层(即402、404和406)则包含氧化铝或氧化铪铝。在另一个实施例中，第四绝缘层408包含氧化铪锆(hafnium zirconium oxide)或氧化锆(zirconium oxide)，而其他绝缘层(即402、404和406)则包含氧化铪(hafnium oxide)或氧化铪铝(hafnium aluminum oxide)。
87.本公开实施例的目的并非对元件结构进行限制，而是通过一个或多个实施例为元件结构提供了多种改良。例如，本公开实施例是一种mim结构，包含共用同一接地导孔的低电压区域和高电压区域。高电压区域中的接触导孔耦接到导体板层最顶部的高电压导体板，此设置可确保tddb寿命良好。
88.本公开实施例涉及一种元件结构。该元件结构包含金属-绝缘体-金属(mim)堆叠，而mim堆叠包含至少一个下导体板层(lower conductor plate layer)、设置于下导体板层上方的第一绝缘层、设置于第一绝缘层上方的第一导体板层、设置于第一导体板层上方的第二绝缘层，以及设置于第二绝缘层上方的第二导体板层。该元件结构进一步包含接地导孔和第一导孔，而接地导孔延伸穿过并电性耦接至第一导体板层中的一第一接地板，第一导孔延伸穿过并电性耦接至第二导体板层中的一高电压板。第一接地板垂直重叠于高电压板，且第二绝缘层不同于第一绝缘层。
89.在一些实施例中，上述至少一个下导体板层包含三层导体板层。在一些实施例中，第二绝缘层的厚度大于第一绝缘层的厚度。在一些实施例中，第二绝缘层的介电系数大于第一绝缘层的介电系数。在一些实施例中，接地导孔连接至接地电压，第一导孔电性耦接至一高电压晶体管，而高电压晶体管设置于金属-绝缘体-金属(mim)堆叠下方。在一些实施例中，元件结构包含第二导孔，延伸穿过并电性耦接至标准电压板，而标准电压板设置于第二导体板层中。第二导孔电性耦接至逻辑晶体管，而逻辑晶体管设置在mim堆叠下方，且标准电压板与高电压板绝缘。在一些实施例中，第一接地板垂直重叠于标准电压板。在一些实施例中，逻辑晶体管不同于高电压晶体管。在一些实施例中，逻辑晶体管包含第一栅极介电层，高电压晶体管包含第二栅极介电层，且第二栅极介电层的厚度大于第一栅极介电层的厚度。在一些实施例中，逻辑晶体管包含多个相互堆叠的纳米结构，以及第一栅极结构，而第一栅极结构环绕上述多个纳米结构。高电压晶体管包含鳍片结构和第二栅极结构，而第二栅极结构包覆在鳍片结构的顶面和侧壁上。
90.本公开的另一实施例涉及一种元件结构。该元件结构包含：金属-绝缘体-金属(mim)堆叠。mim堆叠包含至少一个下导体板层、设置于下导体板层上方的第一绝缘层、设置于第一绝缘层上方的第一导体板层、设置于第一导体板层上方的第二绝缘层、设置于第二绝缘层上方的第二导体板层、接地导孔、第一导孔，以及第二导孔；其中，接地导孔延伸穿过并电性耦接至第一导体板层中的第一接地板，第一导孔延伸穿过并电性耦接至第二导体板层中的高电压板，第二导孔延伸穿过并电性耦接至第二导体板层中的标准电压板。第一接
地板垂直垂叠于高电压板和标准电压板，而高电压板与标准电压板绝缘，且第二绝缘层不同于第一绝缘层。
91.在一些实施例中，第二绝缘层的厚度大于第一绝缘层的厚度。在一些实施例中，第二绝缘层的介电系数大于第一绝缘层的介电系数。在一些实施例中，接地导孔连结至接地电压，第一导孔电性耦接至高电压晶体管，而高电压晶体管设置于mim堆叠下方，第二导孔电性耦接至逻辑晶体管，而逻辑晶体管设置于mim堆叠下方。在一些实施例中，逻辑晶体管不同于高压晶体管。在一些实施例中，至少一个下导体板层、第一导体板层以及第二导体板层皆包含氮化钛(titanium nitride.)。在一些实施例中，第一绝缘层与第二绝缘层包含氧化铪、氧化铪铝、氧化铪锆、氧化锆、氧化锆铝、氧化铝、氮化硅或其组合。
92.本公开的另一实施例涉及一种元件结构。该元件结构包含一种电容堆叠。这种电容堆叠包含：第一导体板层、设置于第一导体板层上方的第一绝缘层、设置于第一绝缘层上方的第二导体板层、设置于第二导体板层上方的第二绝缘层、设置于第二绝缘层上方的第三导体板层、设置于第三导体板层上方的第三绝缘层、设置于第三绝缘层上方的第四导体板层、设置于第四导体板层上方的第四绝缘层，以及设置于第四绝缘层上方的第五导体板层。该元件结构进一步包含接地导孔、第一导孔，以及第二导孔；其中，接地导孔延伸穿过并电性耦接至第二导体板层中的第一接地板以及第四导体板层中的第二接地板，第一导孔延伸穿过并电性耦接至第五导体板层中的一高电压板，第二案导孔延伸穿过第一导体板层中的第一标准电压板、第三导体板层中的第二标准电压板，以及第五导体板层中的第三标准电压板。第一接地板和第二接地板垂直重叠于第一标准电压板、第二标准电压板和第三标准电压板。高电压板垂直重叠于第一接地板。
93.在一些实施例中，第四绝缘层的厚度不同于第一绝缘层、第二绝缘层，以及第三绝缘层的厚度。在一些实施例中，第四绝缘层的结构组成不同于第一绝缘层、第二绝缘层，以及第三绝缘层的结构组成。
94.前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员更佳地了解本公开的方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

技术特征：
1.一种元件结构，包含：一金属-绝缘体-金属堆叠，包含：至少一下导体板层；一第一绝缘层，设置于该至少一下导体板层上方；一第一导体板层，设置于该第一绝缘层上方；一第二绝缘层，设置于该第一导体板层上方；以及一第二导体板层，设置于该第二绝缘层上方；一接地导孔，延伸穿过并电性耦接至该第一导体板层中的一第一接地板；以及一第一导孔，延伸穿过并电性耦接至该第二导体板层中的一高电压板；其中该第一接地板垂直重叠于该高电压板，且该第二绝缘层不同于该第一绝缘层。2.如权利要求1所述的元件结构，其中该第二绝缘层的厚度大于该第一绝缘层的厚度。3.如权利要求1所述的元件结构，其中，该接地导孔连接至一接地电压，而该第一导孔电性耦接至一高电压晶体管，该高电压晶体管设置于该金属-绝缘体-金属堆叠下方。4.如权利要求3所述的元件结构，其中，该逻辑晶体管包含一第一栅极介电层；该高电压晶体管包含一第二栅极介电层；该第二栅极介电层的厚度大于该第一栅极介电层的厚度。5.一种元件结构，包含：一金属-绝缘体-金属堆叠，包含：至少一下导体板层；一第一绝缘层，设置于该至少一下导体板层上方；一第一导体板层，设置于该第一绝缘层上方；一第二绝缘层，设置于该第一导体板层上方；以及一第二导体板层，设置于该第二绝缘层上方；一接地导孔，延伸穿过并电性耦接至该第一导体板层中的一第一接地板；一第一导孔，延伸穿过并电性耦接至该第二导体板层中的一高电压板；以及一第二导孔，延伸穿过并电性耦接至该第二导体板层中的一标准电压板；其中该第一接地板垂直垂叠于该高电压板和该标准电压板，而该高电压板与该标准电压板绝缘，且该第二绝缘层不同于该第一绝缘层。6.如权利要求5所述的元件结构，其中该第二绝缘层的厚度大于该第一绝缘层的厚度。7.如权利要求5所述的元件结构，其中该接地导孔连结至一接地电压，该第一导孔电性耦接至一高电压晶体管，而该高电压晶体管设置于该金属-绝缘体-金属堆叠下方，该第二导孔电性耦接至一逻辑晶体管，而该逻辑晶体管设置于该mim堆叠下方。8.如权利要求7所述的元件结构，其中该第一导体板层及该第二导体板层包含氮化钛。9.一种元件结构，包含：一电容堆叠，该电容堆叠包含：一第一导体板层；
一第一绝缘层，设置于该第一导体板层上方；一第二导体板层，设置于该第一绝缘层上方；一第二绝缘层，设置于该第二导体板层上方；一第三导体板层，设置于该第二绝缘层上方；一第三绝缘层，设置于该第三导体板层上方；一第四导体板层，设置于该第三绝缘层上方；一第四绝缘层，设置于该第四导体板层上方；以及一第五导体板层，设置于该第四绝缘层上方；一接地导孔，延伸穿过并电性耦接至该第二导体板层中的一第一接地板以及该第四导体板层中的一第二接地板；一第一导孔，延伸穿过并电性耦接至该第五导体板层中的一高电压板；以及一第二导孔，延伸穿过该第一导体板层中的一第一标准电压板、该第三导体板层中的一第二标准电压板，以及该第五导体板层中的一第三标准电压板；其中该第一接地板和该第二接地板垂直重叠于该第一标准电压板、该第二标准电压板和该第三标准电压板，而该高电压板垂直重叠于该第一接地板。10.如权利要求9所述的元件结构，其中该第四绝缘层的厚度不同于该第一绝缘层、该第二绝缘层以及该第三绝缘层的厚度。

技术总结
本公开一种元件结构。元件结构包含金属-绝缘体-金属(Metal-insulator-metal；MIM)堆叠。MIM堆叠包含至少一下导体板层、一设置于下导体板层之上的第一绝缘层、一设置于第一绝缘层之上的第一导体板层、一设置于第一导体板层之上的第二绝缘层，以及一设置在第二绝缘层之上的第二导体板层。该元件结构进一步包含一接地导孔和一第一导孔，接地导孔延伸穿过并电性耦接至第一导体板层中的第一接地板，而第一导孔延伸穿过并电性耦接至第二导体板层中的高电压板。第一接地板与高电压板垂直交叠，且第二绝缘层不同于第一绝缘层。二绝缘层不同于第一绝缘层。二绝缘层不同于第一绝缘层。


技术研发人员：萧远洋 沈香谷 涂文琼 萧琮介 黄镇球 陈殿豪
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.30
技术公布日：2023/8/4