用于更快存储器存取区的设备及方法与流程

用于更快存储器存取区的设备及方法
1.相关申请案的交叉参考
2.本技术案主张2020年11月19日申请的第16/953,214号美国非临时申请案的申请权益。此申请案以全文引用方式并入到本文中用于所有目的。


背景技术：

3.本公开大体上涉及半导体装置，且更明确来说，涉及半导体存储器装置。特定来说，本公开涉及易失性存储器，例如动态随机存取存储器(dram)。信息可作为物理信号(例如电容元件上的电荷)存储于存储器的个别存储器单元上。存储器装置可具有各种性能特性用于将信息写入到存储器单元及/或从存储器单元读取信息。举例来说，读取/写入所需的时间、存储于存储器单元中的信息可靠性、用于读取/写入的功耗等。改进存储器的性能可涉及各种权衡。举例来说，减少读取/写入时间可涉及增加存储器的成本。因为提高整个存储器阵列的性能可能不太实际，所以需要使存储器阵列的某些区的性能相对于存储器阵列的其它区提高。
附图说明
4.图1是根据本公开的实施例的半导体装置的框图。
5.图2是根据本公开的一些实施例的存储器系统的框图。
6.图3是根据本公开的一些实施例的实例存储器装置布局的示意图。
7.图4是根据本公开的一些实施例的实例读取操作的时序图。
8.图5是根据本公开的一些实施例的存储器的数据路径的一部分的框图。
9.图6是根据本公开的一些实施例的实例存储器装置布局的示意图。
10.图7是描绘根据本公开的一些实施例的中断数据的方法的流程图。


技术实现要素：

11.在至少一个方面中，本公开涉及一种设备，其包含：多个数据端子；第一存储体，其在第一字线与第一位线的相交点处具有存储器单元；第二存储体，其在第二字线与第二位线的相交点处具有存储器单元；第一全局输入/输出(gio)线，其将所述第一位线耦合到所述多个数据端子，所述第一gio线具有第一长度；及第二gio线，其将所述第二位线耦合到所述多个数据端子，所述第二gio线具有与所述第一长度不同的第二长度。
12.所述数据端子可将数据发送到控制器及从控制器接收数据。所述第一字线可与第一数目个存储器单元相交，所述第二字线可与第二数目个存储器单元相交，所述第一数目可小于所述第二数目，且所述第一字线可比所述第二字线短。
13.所述设备还可包含仲裁器电路，其可基于在与所述第二存储体相关联的第一存取命令在被处理时接收到与所述第一存储体相关联的第二存取命令来提供中断信号。响应于所述中断信号，所述第一gio线可电连接到所述多个数据端子。所述设备还可包含全局总线，其将所述第一gio线及所述第二gio线耦合到所述多个数据端子。所述设备还可包含一
组存储体垫，其接收与第一存储体及所述第二存储体相关联的命令及地址。
14.所述多个数据端子可包含：第一数据端子，其与所述第一存储体而非所述第二存储体相关联；及第二数据端子，其与所述第二存储体而非所述第一存储体相关联。所述设备还可包含：第一组存储体垫，其接收与所述第一存储体而非所述第二存储体相关联的命令及地址；及第二组存储体垫，其经配置以接收与所述第二存储体而非所述第一存储体相关联的命令及地址。
15.所述设备还可包含：反相器电路，其耦合到所述第一gio线，所述反相器电路驱动所述第一gio线的电压；及数据感测放大器(dsa)，其耦合到所述第二gio线，所述dsa电路驱动所述第二gio线的电压。所述第一gio线可不耦合到dsa。所述第一gio线的所述第一长度可比所述第二gio线的所述第二长度短。
16.在至少一个方面中，本公开涉及一种存储器裸片，其包含存储器阵列，所述存储器阵列包含：第一存储体，其包含具有第一长度的第一字线；及第二存储体，其包含具有与所述第一长度不同的第二长度的第二字线。所述存储器裸片还包含：第一数据端子，其与所述第一存储体相关联；及第二数据端子，其与所述第二存储体相关联。
17.所述第一数据端子可不与所述第二存储体相关联，且所述第二数据端子可不与所述第一存储体相关联。所述存储器裸片还可包含：第一全局数据总线，其耦合于所述第一gio线与所述第一数据端子之间；及第二全局数据总线，其耦合于所述第二gio线与所述第二数据端子之间。
18.在至少一个方面中，本公开涉及一种方法，其包含：接收与存储器阵列的第一存储体相关联的第一存取命令，所述第一存取命令与第一组数据相关联；接收与存储器阵列的第二存储体相关联的第二存取命令，所述第二存取命令与第二组数据相关联；将所述第一组数据的第一部分提供到数据端子；在提供所述第一组数据的所述第一部分之后将所述第二组数据提供到所述数据端子；及在提供所述第二组数据之后将所述第一组数据的第二部分提供到所述数据端子。
19.所述第一存储体可与第一存取速度相关联，且所述第二存储体可与比所述第一存取速度快的第二存取速度相关联。所述方法可包含：沿着第一全局输入/输出(gio)线将所述第一组数据提供到数据总线；及沿着第二gio线将所述第二组数据提供到所述数据总线。所述方法可包含：当所述第一存取命令在被处理时，响应于接收到所述第二存取命令而产生中断信号。所述第二组数据可响应于所述中断信号而提供。
20.所述第一组数据可包含比所述第二组数据多的位。所述方法还可包含：在接收到所述第一存取命令之后的第一时间长度内提供所述第一组数据的所述第一部分；及在接收到所述第二存取命令之后的第二时间长度内提供所述第二组数据。所述第二时间长度可比所述第一时间长度短。
具体实施方式
21.某些实施例的以下描述仅具示范性且绝不希望限制本公开的范围或其应用或用途。在本发明系统及方法的实施例的以下详细描述中，参考形成本公开的一部分且通过说明其中可实践所描述系统及方法的特定实施例来展示的附图。足够详细描述这些实施例以使所属领域的技术人员能够实践目前公开的系统及方法，且应理解，可利用其它实施例且
可在不背离本公开的精神及范围的情况下进行结构及逻辑改变。此外，为清楚起见，在某些特征对所属领域的技术人员来说是显而易见时将不论述其详细描述以免模糊本公开的实施例的描述。因此，以下详细描述不应被视为意在限制，且本公开的范围仅由所附权利要求书界定。
22.存储器装置可包含存储器阵列，其包含数个存储器单元，每一存储器单元可存储信息。举例来说，每一存储器单元可存储单个信息位。存储器单元可定位于字线(行)与数字线(位线/列)的相交点处。每一字线可与行地址相关联，且每一数字线可与列地址相关联。因此，存储器单元可由其行及列地址指定。
23.存储器装置可具有某些性能特性用于对装置的存储器单元进行存取操作。举例来说，特性可包含将信息写入到给定存储器单元所花的时间、从给定存储器单元读取信息所花的时间、从存储器单元读取的信息的可靠性、在写入或读取信息时消耗的功率等。包含存储器阵列的装置可具有指定特性，其可部分基于阵列中存储器单元的最低性能特性。举例来说，如果将数据写入/读取到一些存储器单元比其它花更长时间，那么存储器的整体性能可基于具有最慢读取/写入时间的存储器单元，使得总体性能指标是基于对阵列的任何存储器单元进行存取操作所花的最大时间。虽然通常期望提高性能特性，但提高存储器装置的所有存储器单元的性能以便提高整个装置的整体性能可能不太实际(例如，成本过高)。
24.本公开涉及用于更快存储器存取区的设备、系统及方法。存储器阵列可组织成存储体。存储器阵列的第一存储体可具有第一存取时间，而第二存储体具有第二存取时间。第一存储体可在字线与数字线的相交点处具有存储器单元，字线具有第一长度。第二存储体可在字线与数字线的相交点处具有存储器单元，字线具有与第一长度不同(例如，更长)的第二长度。第一存储体可通过具有第一长度的一或多个全局输入/输出(gio)线耦合到数据总线，而第二存储体可通过具有与第一长度不同(例如，更长)的第二长度的一或多个gio线耦合。不同长度的字线及/或gio线可致使第一存储体的存储器单元具有比第二存储体的存储器单元快的存取速度。在一些实施例中，存储器阵列可具有含不同长度的字线、不同长度的gio线或两者的存储体。
25.在一些实施例中，存储器阵列的第一存储体及第二存储体可具有单独存储体垫(用于接收命令/地址)及单独数据端子(例如dq垫)。因此，存储器可沿着不同数据端子单独发送及接收信息。存储体通常可单独操作，但可共享裸片以及各种组件，例如电压产生器等。
26.在一些实施例中，第一存储体及第二存储体可共享沿着数据路径的一或多个组件。举例来说，第一存储体可通过第一gio线耦合到全局数据总线，且第二存储体可通过第二gio线耦合到相同全局数据总线。当数据从第一(更快)存储体存取时，其可中断来自第二(更慢)存储体的数据。举例来说，存储器可接收对第二存储体的存储器单元的存取命令且接着接收对第一存储体的存储器单元的存取命令。存储器可沿着数据端子提供与第二存储体相关联的数据的第一部分，接着提供与第一存储体相关联的数据，且接着提供与第二存储体相关联的数据的剩余部分。
27.如本文中使用，应理解，例如
‘
快’、
‘
慢’、
‘
更快’、
‘
更慢’、
‘
高速’及
‘
一般’的术语仅用于比较目的。举例来说，描述为
‘
慢’的存储体仅意味着指示所述存储体以比描述为
‘
快’的存储体慢的速度操作，而非慢存储体是绝对意义上的慢。描述为
‘
慢’的存储体仍可
以快速方式操作。
28.图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成于单个半导体芯片上的dram装置。
29.半导体装置100包含存储器阵列118。存储器阵列118被展示为包含多个存储体。在图1的实施例中，存储器阵列118被展示为包含8个存储体bank0到bank7。在其它实施例的存储器阵列118中可包含更多或更少存储体。每一存储体包含多个字线wl、多个位线blt及blb及布置于多个字线wl与多个位线blt及blb的相交点处的多个存储器单元mc。字线wl的选择由行解码器108执行且位线blt及blb的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储体的相应行解码器且列解码器110包含用于每一存储体的相应列解码器。位线blt及blb耦合到相应感测放大器(samp)。来自位线blt或blb的读取数据由感测放大器samp放大且经由互补局部数据线(liot/b)、传送门(tg)及互补主数据线(miot/b)传送到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据经由互补主数据线miot/b、传送门tg及互补局部数据线liot/b传送到感测放大器samp且写入于耦合到位线blt或blb的存储器单元mc中。
30.半导体装置100可采用例如焊料垫的多个外部端子，其包含耦合到命令及地址总线以接收命令及地址及cs信号的命令及地址(c/a)端子、用于接收时钟ck及/ck的时钟端子、耦合到数据总线以提供数据的数据端子dq及用于接收电力供应电势vdd、vss、vddq及vssq的电力供应端子。
31.时钟端子经供应有提供到输入电路112的外部时钟ck及/ck。外部时钟可为互补的。输入电路112基于ck及/ck时钟产生内部时钟iclk。iclk时钟提供到命令解码器106及内部时钟产生器114。内部时钟产生器114基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各个内部电路的定时操作。内部数据时钟lclk提供到输入/输出电路122以对包含于输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。输入/输出电路122可包含数个接口连接，其中每一者可耦合到dq垫(例如可充当到装置100的外部连接的焊料垫)中的一者。
32.c/a端子可经供应有存储器地址。供应到c/a端子的存储器地址经由命令/地址输入电路102传送到地址解码器104。地址解码器104接收地址且将经解码行地址xadd供应到行解码器108且将经解码列地址yadd供应到列解码器110。列解码器110可提供列选择信号cs，其可激活感测放大器samp中的选定者。地址解码器104还可供应经解码存储体地址badd，其可指示含有经解码行地址xadd及列地址yadd的存储器阵列118的存储体。c/a端子可经供应有命令。命令的实例包含用于控制各种操作的时序的定时命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)以及其它命令及操作。存取命令可与一或多个行地址xadd、列地址yadd及存储体地址badd相关联以指示待存取的存储器单元。
33.命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用于解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器106可提供用于选择字线的行命令信号及用于选择位线的列命令信号。
34.装置100可接收作为读取命令的存取命令。当接收到读取命令且随着读取命令一
起及时供应存储体地址、行地址及列地址时，从存储器阵列118中对应于行地址及列地址的存储器单元读取读取数据。读取命令由命令解码器106接收，命令解码器106提供内部命令，使得来自存储器阵列118的读取数据提供到读取/写入放大器120。读取数据沿着数据总线提供且经由输入/输出电路122从数据端子dq输出到外部。
35.装置100可接收作为写入命令的存取命令。当接收到写入命令且随着写入命令一起及时供应存储体地址、行地址及列地址时，供应到数据端子dq的写入数据沿着数据总线提供且写入到存储器阵列118中对应于行地址及列地址的存储器单元。写入命令由命令解码器106接收，命令解码器106提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。写入时钟也可提供到外部时钟端子用于对由输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且由读取/写入放大器120供应到存储器阵列118以写入到存储器单元mc中。
36.装置100也可接收致使其实施一或多个刷新操作的命令作为自刷新模式的部分。在一些实施例中，自刷新模式命令可从外部发出到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件周期性产生。在一些实施例中，当外部信号指示自刷新进入命令时，刷新信号aref也可被激活。刷新信号aref可为脉冲信号，其在命令解码器106接收到指示进入自刷新模式的信号时激活。刷新信号aref可在命令输入之后立即激活一次，且此后可以期望内部时序循环激活。刷新信号aref可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动持续。自刷新退出命令可致使刷新信号aref的自动激活停止且返回到空闲状态。
37.刷新信号aref供应到刷新控制电路116。刷新控制电路116将刷新行地址rxadd供应到行解码器108，其可刷新由刷新行地址rxadd指示的一或多个字线wl。在一些实施例中，刷新地址rxadd可表示单个字线。在一些实施例中，刷新地址rxadd可表示多个字线，其可由行解码器108循序或同时刷新。在一些实施例中，由刷新地址rxadd表示的字线数可因刷新地址而不同。刷新控制电路116可控制刷新操作的时序且可产生及提供刷新地址rxadd。刷新控制电路116可经控制以改变刷新地址rxadd的细节(例如刷新地址如何计算、刷新地址的时序、由地址表示的字线数)，或可基于内部逻辑操作。
38.电力供应端子经供应有电力供应电势vdd及vss。电力供应电势vdd及vss供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电力供应端子的电力供应电势vdd及vss来产生各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要用于行解码器108中，内部电势vod及vary主要用于包含于存储器阵列118中的感测放大器samp中，且内部电势vperi用于许多外围电路块中。
39.电力供应端子还经供应有电力供应电势vddq及vssq。电力供应电势vddq及vssq被供应到输入/输出电路122。在本公开的实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss相同的电势。在本公开的另一实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss不同的电势。供应到电力供应端子的电力供应电势vddq及vssq用于输入/输出电路122，使得由输入/输出电路122产生的电力供应噪声不传播到其它电路块。
40.图2是根据本公开的一些实施例的存储器系统的框图。存储器系统包含控制器201
及存储器装置202。在一些实施例中，存储器装置202可包含于图1的存储器装置100中。存储器装置202可表示存储器装置的简化图，且关于图2可不再展示或论述例如图1中展示的组件的各种组件。
41.存储器装置202包含存储器逻辑204，其可用于处理从控制器接收的命令及/或对存储器阵列206执行各种操作(例如刷新)。举例来说，存储器逻辑204可包含例如刷新控制电路(例如图1的116)、行及列解码器(例如图1的108/110)及/或命令及地址输入电路/解码器(例如图1的102、104及106)的组件。存储器逻辑204可通过存储体逻辑210与存储器阵列206通信。存储体逻辑210可包含与特定存储体相关联的各种电路(例如存储体垫)，其可为可接收与存储体相关联的各种命令信号的端子。
42.存储器阵列206包含第一存储体220及第二存储体230。每一存储体可包含相应组件。举例来说，第一存储体220可具有与数个字线(wl)相交的位线(bl)。信息可沿着位线bl读出到感测放大器222且接着沿着全局输入/输出(gio)线224读出。gio驱动器226可控制沿着gio线224的电压。gio线224可将数据发送及接收到数据端子208(例如图1的dq垫)。类似地，第二存储体230可具有其自身字线及位线、感测放大器232、gio 234及gio驱动器236。在其它实施例中，其它组件可特定于每一存储体(例如，可存在两组存储体垫及/或两组数据端子)及/或不同组件可共享于存储体之间。为简洁及清楚起见，已从图2的视图省略某些组件(例如全局数据总线)。
43.存储体220及230中的每一者包含安置于所述存储体的位线与字线的相交点处的数个存储器单元。为简洁起见，图2仅展示每一存储体中的单个位线。在其它实施例中，可使用更多位线。在一些实施例中，不同存储体可具有不同数目个存储器单元。举例来说，存储体220可具有比存储体230少的存储器单元。举例来说，存储体220可具有更少数字线、更少字线、更短数字线、更短字线或其组合。
44.存储体220可具有比存储体230快的存取速度。不同速度可至少部分基于存储体220与230之间的物理差异。举例来说，第一存储体220的字线可在物理上比第二存储体230的字线短。第一存储体220的更短字线可具有比第二存储体230的更长字线减小的rc特性。因此，在读取操作期间，其可更快改变字线的电压(例如，当打开或关闭字线时)。不同存储体220及230还可(或替代地)分别与不同长度的gio线224及234相关联。第一存储体220的更短gio线224可具有比第二存储体230的更长gio线234减小的rc特性且因此具有比第二存储体230的更长gio线234低的延时。在一些实施例中，更短gio线224可具有比更长gio线234的gio驱动器236更不强大/更不复杂的gio驱动器226。
45.虽然仅展示了一对存储体220及230，但在一些实施例中，存储器阵列206可具有更多存储体。举例来说，存储器阵列220可具有第一数目个类似于第一存储体220的存储体(例如，具有第一存取速度)且可具有第二数目个类似于第二存储体230的存储体(例如，具有第二存取速度)。在一些实施例中，存储器阵列220可具有第一存储体220及类似于第二存储体230的大量存储体。存储体、行及列地址可用于确定给定存储器单元是在更快存储体(例如存储体220)还是更慢存储体(例如存储体230)中。因此，控制器201可基于其供应的地址以及存取命令来了解检索信息的速度。
46.举例来说，控制器201可发送具有与第一存储体220相关联的存储体地址(例如badd0)以及行及列地址的读取命令。来自第一存储体220中的指定存储器单元的数据将沿
着位线bl读取到感测放大器222，沿着gio线224读出到数据端子208。基于第一存储体220的读取延时，控制器将预期在经过第一数目个时钟循环之后数据来自第一存储体220。类似地，如果控制器201发送具有与第二存储体230相关联的存储体地址badd1的读取命令，那么控制器201将预期数据端子208处的数据在第二不同数目个时钟循环(例如比存取第一存储体220时多的时钟循环)之后到达。
47.在一些实施例中，控制器201可基于预期检索速度管理信息存储。举例来说，被视为更重要及/或更频繁存取的信息可存储于第一存储体220中以提高检索所述信息的速度。在一些实施例中，控制器201可例如基于数据的使用模式将信息从第二存储体230移动到第一存储体220，且反之亦然。在一些实施例中，控制器201可包含关于存储器202的不同存储体的延时的知识。在一些实施例中，存储器202可包含包括关于存储体220及230的信息的存储装置(例如模式寄存器)，信息可由控制器201读取，使得控制器201可使用所述信息来管理存储器202的操作。
48.在一些实施例中，来自第一存储体220的信息可中断从更慢第二存储体230检索数据。举例来说，控制器可将存取命令发送到第二存储体230且接着将存取命令发送到第一存储体220。控制器201可接收与对第二存储体230的存取命令相关联的数据的第一部分，接收与对第一存储体220的存取命令相关联的数据，且接着接收与对第二存储体230的存取命令相关联的数据的剩余部分。存储器逻辑204可包含可管理在中断来自第一存取命令的数据时涉及的信号的一或多个仲裁器电路(例如，在命令解码器102中)。
49.应理解，图2仅是实例框图，且部件的布局及布置不一定表示物理布局。举例来说，存储体逻辑210可跨芯片分散，且在一些实例布局中，可包含可定位于数据端子208附近的组件。
50.图3是根据本公开的一些实施例的实例存储器装置布局的示意图。在一些实施例中，存储器装置300可包含于图1的存储器100及/或图2的存储器202中。图3的视图可表示包含存储器阵列的存储器裸片的一部分的实例布局。图3的实例实施例包含16个存储体304及1个高速存储体302。在其它实例实施例中，可使用每一类型的不同数目个存储体。
51.存储器装置包含1个高速存储体302(例如图2的存储体220)及数个
‘
一般’存储体304(例如图2的存储体230)。存储器装置300的存储体共享一组存储体垫308、全局数据总线310及数据端子(dq)312。存储体垫308可接收基于接收到的行、列及存储体地址来指导对一或多个存储器单元的存取的命令及地址。如果命令是写入命令，那么在数据端子312上接收到的数据沿着全局数据总线310提供且分布到指定存储体。如果命令是读取命令，那么数据可从指定存储体检索，提供到全局数据总线310，其中数据接着可沿着dq垫312读出。
52.高速存储体302可具有比一般存储体304快的速度。举例来说，高速存储体302可具有减少读取延时。因此，当在存储体垫308处接收到包含与高速存储体302相关联的存储体地址的读取命令时，数据可在比读取命令与一般存储体304相关联时短的时间(例如更少时钟循环)内到达数据端子310。
53.在一些实施例中，存储器装置300可以从高速存储体302接收的数据中断数据端子312处从一般存储体304中的一者接收的数据。举例来说，可接收与一般存储体304中的一者相关联的第一读取命令。来自一般存储体304的数据可沿着gio线309传输到全局数据总线310及dq垫312。给定读取命令可与每一dq垫312的数个数据位相关联。举例来说，针对一般
存储体304的读取命令可与在给定dq垫312处串行提供的8个数据位相关联。存储器300可接收与高速存储体302相关联的第二读取命令，同时其仍在处理第一读取命令。因为高速存储体302的读取延时低于一般存储体304，所以与第二读取命令相关联的数据可在来自第一读取命令的数据仍发送到dq垫312时准备好。存储器300可中断来自第一读取命令的数据以提供来自第二读取命令的数据且接着完成提供来自第一读取命令的数据。实例中断操作的时序在图4中更详细论述。
54.高速存储体302可由于存储体的结构及存储体相对于dq垫312的布局的差异而具有比一般存储体304提高的存取速度(例如更少读取延时)。图3包含更详细展示高速存储体302(以及数据路径中的某些其它组件)的第一插图300a及更详细展示实例一般存储体304的一部分的第二插图300b。
55.插图300b展示一般存储体304中的一者的一部分。特定来说，展示存储体304的一个区段307。区段可邻近于行解码器(xdec)306(例如图1的108)。区段307可具有字线wl及位线bl。展示实例轴来说明wl及bl布局上的方向。每一区段307可具有数个子核心305。举例来说，可存在在wl方向上沿着区段307并排对准的四个子核心305。因此，每一子核心305可具有是总字线的长度的1/4的字线的一部分。
56.区段307的位线bl可耦合到感测放大器区(未展示)。在存取操作期间，行解码器306可打开一或多个字线wl，且接着所述存储器单元上的数据可由耦合到与经打开字线相交的位线的感测放大器存取。来自感测放大器的数据可沿着与所述存储体相关联的gio线309发送到全局数据总线310及从全局数据总线310接收。
57.插图300a展示数据路径的高速存储体302及各种其它组件。高速存储体302包含数个区段320。每一区段包含布置于沿着标记为wl的方向伸长的数个字线与沿着标记为bl的方向伸长的数个位线的相交点处的数个存储器单元。字线可耦合到行解码器324，且位线可耦合到感测放大器(sa)区322中的感测放大器。在存储体302的实例布局中，两个区段320可经布置于行解码器324的相对侧上，且sa区322可分离邻近对的区段320。
58.在一些实施例中，每一区段320可(例如，在大小、形状及/或布局上)大体上类似于一般存储体304的子核心305。举例来说，区段320可具有与一般存储体304的区段307相同的字线数目，然而，区段320可具有长度比区段307的字线短的字线。更短字线可比区段307的字线减小字线的rc特性。因此，区段320的字线可具有比区段307的字线低的延时。举例来说，区段320的字线可与子核心305中的字线长度相同(例如区段307中的全部字线的长度的1/4)。因此，区段320可包含比一般存储体304的区段307少的存储器单元(例如1/4)。在其它实例实施例中，可使用区段320及307的其它布置。高速存储体302的区段320可有利地模仿一般存储体304的一或多个组件(例如，模仿子核心305)以使布局及设计考虑更容易。
59.在存取操作期间，数据可沿着全局数据总线310来回传输于与存取命令相关联的sa区322相关联的gio线326。将高速存储体302耦合到全局数据总线310的gio线326可比将一般存储体304耦合到全局数据总线310的gio线309短。以类似于前述更短字线的方式，更短gio线326也可具有比gio线309减小的rc特性且因此具有减少延时。
60.在图3的实例中，高速存储体302具有与一般存储体304中的一者短的字线长度及减小gio线长度两者。减小字线及gio线长度可协同工作以减少存储体的整体延时。举例来说，当执行读取操作时，更短字线可用于提高新数据用于gio线的速度，而更短gio线可使
gio驱动器更容易检测到所述数据且将其提供到数据总线。
61.各种开关及放大器可确定gio线309及326中的哪些者耦合到全局数据总线310。举例来说，每一gio线309或326可与gio驱动器相关联。如插图300a中展示，每一gio线326可与gio驱动器328(例如图2的226)相关联。类似地，每一gio线309与gio驱动器(例如图2的236)相关联，但这些未在图3中展示。gio驱动器可由可例如由命令解码器(例如图1的106)提供的各种控制信号操作。gio驱动器可用作开关以基于从命令解码器接收的信号来控制哪一gio线耦合到全局数据总线。gio驱动器还可控制沿着gio线的电压。
62.在一些实施例中，耦合到gio线326的gio驱动器328可比耦合到gio线309的gio驱动器更不复杂、更小、功率更低或其组合。因为gio线326短得多，所以可相对容易地驱动gio线326的电压。举例来说，在一些实施例中，gio驱动器328可包含反相器电路，而gio线309的gio驱动器可包含数据感测放大器(dsa)。实例gio驱动器在图5中更详细论述。
63.图4是根据本公开的一些实施例的实例读取操作的时序图。时序图400展示包含中断操作的实例读取操作，其可例如由图1到3的存储器中的一或多者实施。
64.特定来说，时序图400可表示存储器(例如图3的存储器300)的操作，其中数据端子及全局数据总线共享于快存储体(例如图3的存储体302)与慢存储体(例如图3的存储体304中的一者)之间。时序图400表示中断操作，其中对高速(例如，快)存储体的读取操作在存储器在处理针对一般存储体的先前读取操作时接收。
65.时序图400展示沿着水平轴延伸的时间及由不同迹线表示的各种信号及命令。第一迹线是可用于管理各种操作的时序的时钟信号ck_t。下一迹线表示(例如，在存储体垫处)接收到的命令。虽然在时序图400中未展示地址，但命令(及数据)已被加阴影及标记以指示其与哪些存储体相关联。标记为快(或f)的命令及数据与高速存储体相关联。
66.第三及第四迹线分别表示沿着与一般存储体相关联的gio(例如图3的gio线309)的数据及沿着与快存储体相关联的gio(例如图3的gio线326)的数据。第五、第六及第七迹线表示可用于操作gio驱动器的控制信号。第五迹线表示用于发信号通知与一般存储体相关联的gio驱动器将读取数据的第一部分(例如前半部)提供到全局数据总线的信号drwen1st，且下一迹线drwen2nd发信号通知gio驱动器提供读取数据的第二部分(例如后半部)。信号drwen_int发信号通知与高速存储体相关联的gio驱动器将其数据提供到全局数据总线。信号drwen1st、drwen2nd及drwen_int可由仲裁器电路产生，仲裁器电路可例如定位于命令解码器中。时序图400的最后迹线表示沿着全局读取写入总线drw的数据及数据端子dq上的数据。
67.在初始时间t0，存储器在命令总线上(例如，在存储体垫处)接收与一般存储体中的一者相关联的激活命令act(例如，因为其与一般存储体相关联的存储体地址相关联)。在存储器提供与在t0接收的激活命令相关联的数据之前的时间t1，存储器可接收与高速存储体相关联的第二激活命令。在第二时间t2，存储器可接收指示存储器单元将从一般存储体读取的读取命令(red0)。这会致使数据从指定存储器单元读出。在图4的实例实施例中，对一般存储体的读取命令可与8个信息位(及/或每dq端子的8个位)相关联。在由感测放大器从存储器单元读取之后，在时间t3，来自一般存储体的读取信息可沿着与一般存储体相关联的gio线传输。
68.在时间t4，命令总线可接收与高速存储体相关联的读取命令red(fast)(例如与在
t1接收的激活相关联的读取命令)。仲裁器电路(例如，在命令解码器中)可确定对高速存储体的读取命令是否应中断对一般存储体的读取命令。在一些实施例中，对高速存储体的读取命令可总是中断对一般存储体的读取命令。仲裁器电路可准备发出中断信号drwen_int，如本文中进一步描述。
69.返回到关于对一般存储体的读取命令，在t4，信号drwen1st可变成有效，这会致使来自一般存储体的数据的第一部分提供于全局数据总线上。来自一般存储体的数据的前4个位red0 0到3可沿着全局数据总线提供。
70.在时间t5，从高速存储体读取的数据开始沿着与高速存储体相关联的gio线传输。
71.在时间t6，与对一般存储体的读取命令相关联的数据的前4个位开始在dq垫处串行传输(例如0-0到0-3)。应注意，虽然其它命令同步到时钟信号ck_t的下降边缘，但数据端子处的数据同步到时钟信号ck_t的上升及下降边缘两者。在对一般存储体的读取命令red0之后的第一上升时钟边缘(例如t2之后的第一上升时钟)与数据开始被传输的时间t6之间的时间可表示读取延时rl。在图4的实例中，一般存储体的rl可为4个时钟循环。
72.在时间t7，仲裁器电路以有效电平发出中断信号drwen_int。这致使来自高速存储体的读取数据red(fast)0到3沿着全局数据总线提供。与高速存储体相关联的读取命令可具有比与一般存储体相关联的读取命令少的位数。在图4的实例实施例中，与高速存储体相关联的读取命令可致使4个位从高速存储体读取(与作为发出到一般存储体的读取命令的部分读出的8个位相比)。在时间t8，来自高速存储体(f-0到f-3)的数据开始在dq端子上串行传输。高速存储体的读取延时rl(fast)可比一般存储体的rl短。举例来说，rl(fast)可为3个时钟循环(从t4之后的第一上升时钟边缘到t8处的上升时钟边缘)，而一般存储体的rl可为4个时钟循环。
73.在时间t9，在数据red(fast)0到3沿着全局数据总线drw提供之后，仲裁器电路可激活第二突发信号drwen2nd，这会致使与一般就绪命令red0相关联的数据的后半部red0 4到7沿着全局数据总线drw提供。在沿着全局数据总线提供之后，与red0命令相关联的数据的剩余部分可在dq端子处提供(例如0-4到07)。因此，鉴于沿着dq端子的输出，所提供的位可为0-0到0-3、f-0到f-3及接着0-4到0-7，其中来自高速存储体的数据(f-0到f-3)中断与对一般存储体的读取命令相关联的位0-0到0-7。可看出，当存储器接收对一般存储体的下一读取命令(例如在约时间t8的命令red1)且对高速存储体的存取不中断其时，可无中断地循序提供来自一般存储体的位(例如1-0到1-7)。
74.图5是根据本公开的一些实施例的存储器的数据路径的一部分的框图。在一些实施例中，存储器500表示存储器(例如图1的存储器100、图2的202及/或图3的300)的一部分。存储器500包含第一存储体510，其是高速存储体(例如图2的220或图3的302)及一般存储体520(例如图2的230或图3的304)。每一存储体通过相应gio线分别耦合到相应gio驱动器512及522。gio驱动器沿着其相应gio线控制电压，且选择性将所述电压耦合到全局数据总线drw 504。已从图5的视图省略例如开关、控制信号等的各种组件。
75.gio驱动器的功能之一是感测沿着gio的电压(例如与位相关联的电压电平)及将沿着gio线的所述电压驱动到drw总线504。举例来说，存储体中的感测放大器可将电压驱动到gio线(以及传送门及其它组件)上，但gio线可相对较长，且感测放大器无法在
‘
轨道’电压(例如表示逻辑高的电压与表示逻辑低的电压)之间完全驱动gio线的电平。gio驱动器可
检测沿着gio线的电压变化且接着将gio线的电压完全驱动到一个轨道或另一轨道。
76.因为与高速存储体510相关联的gio线比与一般存储体520相关联的gio线短，所以与高速存储体510相关联的gio线可具有减小rc特性。在轨道电压之间驱动gio线上的电压所需的功率量可部分基于gio线的rc特性。因此，更低功率gio驱动器可与高速存储体510一起使用。
77.与高速存储体510相关联的gio驱动器可为反相器电路512。与一般存储体520相关联的gio驱动器可为数据感测放大器(dsa)522。反相器512可具有比dsa 522小的大小(例如，包括更少晶体管)且汲取比dsa522低的功率。
78.虽然图5的视图展示其中全局数据总线drw 504共享于高速存储体510与一般存储体520之间的实施例，但在其中drw总线不共享的实施例中还可使用不同gio驱动器。
79.图6是根据本公开的一些实施例的实例存储器装置布局的示意图。在一些实施例中，存储器装置600可包含于图1的存储器装置100及/或图2的202中。存储器装置600可大体上类似于图3的存储器装置300，只是存储器装置600具有用于高速存储体的单独全局数据总线、存储体垫及数据垫。为简洁起见，关于图6将不再重复先前关于图3描述的组件及操作。
80.存储器600包含经由gio线609耦合到全局数据总线610且通过全局数据总线610耦合到dq垫612的数个
‘
一般’存储体604。一般存储体604可沿着存储体垫608接收命令信号。
81.存储器600包含经由gio线及驱动器(未展示)耦合到其自身全局数据总线620及数据端子dq 622的高速存储体602。高速存储体602还具有其自身存储体垫618。高速存储体602可有效操作来自一般存储体604的单独存储器，即使其可共享物理裸片。存取命令可通过将所述命令分别提供到不同组存储体垫608及618及将数据发送及接收到沿着不同组dq垫612及622的不同存储体来单独引导到不同存储体604及602。命令解码器可例如基于与不同命令相关联的存储体地址将命令发送到不同存储体垫608及618。虽然其在数据路径中可具有单独组件，但存储体602及604仍可共享例如电压供应器、时钟信号、命令地址解码器的其它组件。
82.图7是描绘根据本公开的一些实施例的中断数据的方法的流程图。在一些实施例中，方法700可由图1到5中描述的设备或系统中的一或多者实施。方法700描述其中对高速存储体的数据存取中断对一般存储体的存取的操作(例如，类似于图4中描绘的操作)。
83.方法700通常可开始于框710，其描述接收与存储器阵列的第一存储体相关联的第一存取命令，第一存取命令与第一组数据相关联。第一存储体可为一般存储体(例如图2的存储体230)。第一组数据可为与读取命令相关联的数个位(例如8个数据位)。
84.框710可后跟框720，其描述接收与存储器阵列的第二存储体相关联的第二存取命令，第二存取命令与第二组数据相关联。第二存储体可为高速存储体(例如图2的存储体220)。第二组数据可为与读取命令相关联的位。在一些实施例中，在第二组数据中可存在比第一组数据少的位。举例来说，第二组数据可包含4个位。
85.框720通常可后跟框730，其描述将第一组数据的第一部分提供到数据端子。第一部分可与由仲裁器电路(例如，在命令解码器中)发出的第一全局总线启用信号(例如图3的drwen1st)相关联。在一些实施例中，第一部分可表示第一组位的数据位的一半。位可以串行方式提供到数据端子，同步到时钟信号的上升及下降边缘。
86.框730通常可后跟框740，其描述在提供第一组数据的第一部分之后将第二组数据提供到数据端子。第二组数据可中断数据端子上的第一组数据。第二组数据可部分由于由仲裁器电路发出的中断信号(图3的drwen_int)激活而提供。
87.框740通常可后跟框750，其描述在提供第二组数据之后将第一组数据的第二部分提供到数据端子。举例来说，第二部分可表示第一组数据的剩余部分(例如后半部)。提供第二部分可与由仲裁器电路发出的第二全局总线启用信号(例如图3的drwen2nd)相关联。
88.当然，应了解，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合或在根据本发明系统、装置及方法的单独装置或装置部分中分离及/或执行。
89.最后，以上论述仅希望说明本发明系统且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例特别详细描述本发明系统，但也应了解，所属领域的一般技术人员可在不背离所附权利要求书中陈述的本发明系统的更广泛及预期精神及范围的情况下想出众多修改及替代实施例。因此，说明书及图式应以说明性方式看待且不希望限制所附权利要求书的范围。

技术特征：
1.一种设备，其包括：多个数据端子；第一存储体，其在第一字线与第一位线的相交点处具有存储器单元；第二存储体，其在第二字线与第二位线的相交点处具有存储器单元；第一全局输入/输出(gio)线，其经配置以将所述第一位线耦合到所述多个数据端子，所述第一gio线具有第一长度；及第二gio线，其经配置以将所述第二位线耦合到所述多个数据端子，所述第二gio线具有与所述第一长度不同的第二长度。2.根据权利要求1所述的设备，其中所述数据端子经配置以将数据发送到控制器及从控制器接收数据。3.根据权利要求1所述的设备，其中所述第一字线与第一数目个存储器单元相交，其中所述第二字线与第二数目个存储器单元相交，其中所述第一数目小于所述第二数目，且其中所述第一字线比所述第二字线短。4.根据权利要求1所述的设备，其进一步包括：仲裁器电路，其经配置以基于在与所述第二存储体相关联的第一存取命令在被处理时接收到与所述第一存储体相关联的第二存取命令来提供中断信号。5.根据权利要求1所述的设备，其中响应于所述中断信号，所述第一gio线电连接到所述多个数据端子。6.根据权利要求1所述的设备，其进一步包括：全局总线，其经配置以将所述第一gio线及所述第二gio线耦合到所述多个数据端子。7.根据权利要求1所述的设备，其进一步包括：一组存储体垫，其经配置以接收与第一存储体及所述第二存储体相关联的命令及地址。8.根据权利要求1所述的设备，其中所述多个数据端子包括：第一数据端子，其与所述第一存储体而非所述第二存储体相关联；及第二数据端子，其与所述第二存储体而非所述第一存储体相关联。9.根据权利要求8所述的设备，其进一步包括：第一组存储体垫，其经配置以接收与所述第一存储体而非所述第二存储体相关联的命令及地址；及第二组存储体垫，其经配置以接收与所述第二存储体而非所述第一存储体相关联的命令及地址。10.根据权利要求1所述的设备，其进一步包括：反相器电路，其耦合到所述第一gio线，所述反相器电路经配置以驱动所述第一gio线的电压；数据感测放大器(dsa)，其耦合到所述第二gio线，所述dsa电路经配置以驱动所述第二gio线的电压，其中所述第一gio线未耦合到dsa。11.根据权利要求1所述的设备，其中所述第一gio线的所述第一长度比所述第二gio线的所述第二长度短。12.一种存储器裸片，其包括：存储器阵列，其包括：
第一存储体，其包含具有第一长度的第一字线，第二存储体，其包含具有与所述第一长度不同的第二长度的第二字线；第一数据端子，其与所述第一存储体相关联；及第二数据端子，其与所述第二存储体相关联。13.根据权利要求12所述的存储器裸片，其中所述第一数据端子不与所述第二存储体相关联，且其中所述第二数据端子不与所述第一存储体相关联。14.根据权利要求12所述的存储器裸片，其进一步包括：第一组存储体垫，其经配置以接收与所述第一存储体相关联的命令及地址；及第二组存储体垫，其经配置以接收与所述第二存储体相关联的命令及地址。15.根据权利要求12所述的存储器裸片，其进一步包括：第一全局输入/输出线(gio)，其耦合到所述第一存储体；及第二gio线，其耦合到所述第二存储体，其中所述第一gio线比所述第二gio线短。16.根据权利要求15所述的存储器裸片，其进一步包括：第一全局数据总线，其耦合于所述第一gio线与所述第一数据端子之间；及第二全局数据总线，其耦合于所述第二gio线与所述第二数据端子之间。17.一种方法，其包括：接收与存储器阵列的第一存储体相关联的第一存取命令，所述第一存取命令与第一组数据相关联；接收与存储器阵列的第二存储体相关联的第二存取命令，所述第二存取命令与第二组数据相关联；将所述第一组数据的第一部分提供到数据端子；在提供所述第一组数据的所述第一部分之后将所述第二组数据提供到所述数据端子；及在提供所述第二组数据之后将所述第一组数据的第二部分提供到所述数据端子。18.根据权利要求17所述的方法，其中所述第一存储体与第一存取速度相关联，且其中所述第二存储体与比所述第一存取速度快的第二存取速度相关联。19.根据权利要求17所述的方法，其进一步包括：沿着第一全局输入/输出(gio)线将所述第一组数据提供到数据总线；沿着第二gio线将所述第二组数据提供到所述数据总线。20.根据权利要求17所述的方法，其进一步包括：当所述第一存取命令在被处理时，响应于接收到所述第二存取命令而产生中断信号，其中所述第二组数据响应于所述中断信号而提供。21.根据权利要求17所述的方法，其中所述第一组数据包含比所述第二组数据多的位。22.根据权利要求17所述的方法，其进一步包括：在接收到所述第一存取命令之后的第一时间长度内提供所述第一组数据的所述第一部分；及在接收到所述第二存取命令之后的第二时间长度内提供所述第二组数据，其中所述第二时间长度比所述第一时间长度短。

技术总结
本发明涉及用于更快存储器存取区的设备、系统及方法。存储器阵列可具有第一存储体，其具有比第二存储体大的存取速度。举例来说，所述第一存储体可具有比所述第二存储体减少的读取延时。所述第一存储体可具有结构差异，例如减小字线及/或减小全局输入/输出(GIO)线长度。在一些实施例中，所述第一及第二存储体可具有单独存储体垫、数据总线及数据端子。在一些实施例中，其可共享所述存储体垫、数据总线及数据端子。在一些实施例中，当接收到对所述第一(更快)存储体的存取命令同时对所述第二(更慢)存储体的存取命令仍在处理时，对所述更快存储体的存取可中断对所述更慢存储体的存取。取。取。


技术研发人员：何源 外山大吾 近藤力 长谷川武裕
受保护的技术使用者：美光科技公司
技术研发日：2021.11.02
技术公布日：2023/8/4