具有平衡拓扑和负反馈的故障恢复触发器的制作方法

具有平衡拓扑和负反馈的故障恢复触发器
1.相关申请的交叉引用
2.本专利申请要求2020年12月10日提交的未决美国非临时申请第17/118,476号的优先权，该申请已转让给本技术的受让人并特此通过引用明确并入本文，如同在下文中全面阐述并且用于所有适用目的。
技术领域
3.本公开的方面总体上涉及数据触发器，并且特别地，涉及具有平衡拓扑和负反馈的故障恢复触发器。


背景技术：

4.数据触发器被用在计算电路中以通过各种子电路和组合逻辑顺序传送数据。在顺序传送期间由触发器保留的数据可能受到噪声(诸如地面辐射)的影响。例如，指向触发器节点的地面辐射可能导致触发器无意中改变状态或翻转(例如，从逻辑一(1)到逻辑零(0)，或反之亦然)。如果此类触发器用于安全相关系统(诸如汽车或航空电子系统)，则一个或多个触发器状态的意外变化的后果可能严重危及依赖此类系统的人类的安全。


技术实现要素：

5.以下给出了一个或多个实现方式的简化概述以便提供对这些实现方式的基本理解。此概述不是所有考虑实现方式的广泛综述，并且既不旨在标识所有实现方式的关键或重要要素，也不旨在描述任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念作为稍后呈现的更详细描述的序言。
6.本公开的一个方面涉及一种装置。该装置包括第一锁存器，该第一锁存器包括：第一反相器，包括：第一场效应晶体管(fet)，耦合在第一电压轨和第一节点之间，以及第二fet，耦合在第一节点和第二电压轨之间，其中第一fet和第二fet中的每一者都配置有第一有效沟道宽长比(w/l)；以及第二反相器，包括：第三fet，耦合在第一电压轨和第二节点之间；以及第四fet，耦合在该第二节点和该第二电压轨之间，其中该第一fet和该第二fet包括耦合到该第二节点的栅极，其中该第三fet和该第四fet包括耦合到该第一节点的栅极，并且其中该第三fet和该第四fet中的每一者都配置有不同于该第一有效w/l的第二有效w/l。
7.本公开的另一方面涉及一种装置。该装置包括第一锁存器，该第一锁存器包括：第一钟控反相器，包括耦合到第一节点的输出和耦合到第二节点的输入，其中第一钟控反相器被配置为分别在第一节点与第一电压轨和第二电压轨之间提供第一晶体管导通电阻和第二晶体管导通电阻；以及第一非钟控反相器，包括耦合到第一节点的输入和耦合到第二节点的输出，其中第一非钟控反相器被配置为分别在第二节点和第一电压轨和第二电压轨之间提供第三晶体管导通电阻和第四晶体管导通电阻，其中第一晶体管导通电阻、第二晶体管导通电阻、第三晶体管导通电阻和第四晶体管导通电阻基本上相同。
8.本公开的另一方面涉及一种装置。该装置包括：第一反相器，该第一反相器包括耦合到第一节点的输出和耦合到第二节点的输入；第一负反馈电路，包括：第一场效应晶体管(fet)，耦合在第一电压轨和第二节点之间，其中第一fet包括耦合到第一节点的栅极；以及第二fet，耦合在第二节点和第二电压轨之间，其中第二fet包括耦合到第一节点的栅极；第二反相器，包括耦合到第二节点的输出和耦合到第一节点的输入；以及第二负反馈电路，包括：第三fet，耦合在第一电压轨和第一节点之间，其中第三fet包括耦合到第二节点的栅极；以及第四fet，耦合在第一节点和第二电压轨之间，其中第四fet包括耦合到第二节点的栅极。
9.本公开的另一方面涉及一种装置。该装置包括第一锁存器，该第一锁存器包括：第一钟控反相器，包括耦合到第一节点的输出和耦合到第二节点的输入；第一非钟控反相器，包括耦合到第一节点的输入和耦合到第二节点的输出；第一负反馈电路，被配置为基于该第一节点处的第一电压将该第二节点耦合到第一电压轨或第二电压轨；以及第二负反馈电路，被配置为基于第二节点处的第二电压将第一节点耦合到第一电压轨或第二电压轨。
10.为了实现前述和相关目的，一个或多个实现方式包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实现方式的某些说明性方面。然而，这些方面仅指示了可以采用各种实现方式的原理的各种方式中的一些并且描述实现方式旨在包括所有这些方面及其等效物。
附图说明
11.图1a图示了示例触发器的示意图。
12.图1b图示了图1a的触发器的示例操作的时序图。
13.图2图示了示例多路复用器的示意图。
14.图3图示了另一示例触发器的示意图。
15.图4图示了根据本公开的另一方面的另一示例触发器的示意图。
16.图5图示了根据本公开的另一方面的另一示例触发器的示意图。
17.图6图示了根据本公开的另一方面的示例锁存器的示意图。
18.图7图示了根据本公开的另一方面的另一示例锁存器的示意图。
19.图8图示了根据本公开的另一方面的另一示例锁存器的示意图。
20.图9图示了根据本公开的另一方面的操作锁存器的示例方法的流程图。
21.图10图示了根据本公开另一方面的示例车辆安全系统的框图。
具体实施方式
22.下面结合附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示可以实践本文所描述概念的仅有配置。详细描述包括具体细节，目的是提供对各种概念的透彻理解。然而，对于本领域的技术人员来说，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免混淆这些概念，公知的结构和部件以框图形式示出。
23.涉及人类安全的计算系统通常被设计成比通常不影响人类安全的商业计算系统更容错。此类容错计算系统通常被设计成对能够改变这些系统中一个或多个关键节点处的
逻辑状态的地面辐射或噪声更有弹性。一个或多个关键节点处的逻辑状态的不希望的变化可能导致计算系统的不适当的操作，这可能导致人类的严重伤害或死亡。如本文进一步讨论的，一个或多个关键节点处的逻辑状态的不想要的变化可能是此类系统中的一个或多个触发器中的位翻转的结果。
24.容错计算系统的示例是高级驾驶员辅助系统(adas)。这些系统提供不同级别的机动车辆的自主驾驶。例如，adas级别“0”系统被定义为手动/驾驶员操作，其中没有主动辅助系统，但提供前方碰撞警告(fcw)、车道偏离警告(ldw)和盲点检测(bsd)警告。adas级别“1”系统也被定义为手动/驾驶员操作，但进一步提供自适应巡航控制(acc)和车道保持辅助(lka)。adas级别“2”系统被定义为为acc提供车道保持和交通堵塞辅助的手暂时离开/眼睛暂时离开。adas级别“3”系统被定义为提供高速公路自动驾驶和交通堵塞辅助的手离开/眼睛离开。adas级别“4”系统被定义为提供完全公路自动驾驶和完全城市自动驾驶的手离开/注意力离开。并且，adas级别“5”系统被定义为提供自驾出租车/班车(robo-taxi/shuttle)和自主送货车队的放手/驾驶员离开。
25.adas级别越高，一般规定的故障时间(fit)方面的要求就越高。例如，汽车安全完整性级别(asil)有一个国际标准化组织(iso)26262，它规定了不同应用的fit要求。一(1)次fit定义为20年内在109(一(1)十亿)小时内出现一(1)次故障。例如，适用于商业(非安全)应用的asil a要求规定fit小于或等于1000。适用于汽车安全应用的asil b要求规定fit小于或等于100。asil c和asil d有更严格的fit和其他要求。
26.如上所述，地面辐射和/或其他类型的噪声可能在时序电路(诸如触发器)中产生位翻转，这可能对采用此类电路的系统的fit要求产生不利影响。因此，期望改善时序电路的设计，使得它们满足采用这些时序电路的系统所需的fit和其他要求。
27.如本文所描述，触发器中的一个或多个锁存器被配置为分别在交叉耦合的反相器的输出和高压轨和低压轨之间提供基本上相同的晶体管导通电阻。这样做是为了使输出对地面辐射和/或其他类型的噪声具有基本上相同的容限。此外，触发器中的一个或多个锁存器还被配置为包括负反馈电路以提供另外的支路来将交叉耦合的反相器的输出耦合到高压轨和低压轨以防止输出的电压由于地面辐射和/或其他类型的噪声而改变。另外，当将数据写入锁存器时，负反馈电路被门控以防止负反馈电路阻止将数据写入锁存器。
28.图1a图示了根据本公开的一个方面的示例触发器100的示意图。触发器100被配置为接收数据信号(d)或扫描信号(s)，并且响应于时钟(clk)基于数据信号(d)或扫描信号(s)生成输出数据信号q。触发器100可以用于时序电路中以响应时钟(clk)将数据信号(d)或扫描信号(s)从一个电路路由到另一电路。数据信号(d)可以是由诸如汽车应用的应用生成的实际数据。扫描信号(s)可以是用于测试触发器100和/或耦合到触发器100的其他时序和逻辑设备的操作的测试模式。
29.更特别地，触发器100可以包括多路复用器110、主钟控门120、主锁存器(m锁存器)130、从钟控门140、从锁存器(s锁存器)150和输出驱动器160(例如，反相器)。在该示例中，多路复用器110是2到1多路复用器，具有分别接收数据信号(d)和扫描信号(s)的两个输入。数据信号(d)可以是来自诸如汽车应用的应用的数据。扫描信号(s)可以是用于测试触发器100的操作的测试模式，诸如在可测试性设计(dft)实现方式的情况下。多路复用器110包括用于接收移位(sft)信号的选择输入，以及耦合到主钟控门120的输入的输出。在操作中，如
果移位信号是逻辑低或零(0)，则多路复用器110输出数据信号(d)；并且如果移位信号是逻辑高或一(1)，则多路复用器110输出扫描信号。
30.主钟控门120包括用于接收非互补时钟clk的互补控制输入和接收互补时钟的非互补控制输入。主钟控门120包括输出，该输出耦合到主锁存器130的第一节点pn1。在操作中，如果非互补时钟clk和互补时钟分别为逻辑低和逻辑高，则主钟控门120在其输入将数据信号(d)或扫描信号(s)传递到其输出或主锁存器130的节点pn1；并且如果非互补时钟clk和互补时钟分别为逻辑高和逻辑低，则主钟控门120阻止其输入处的数据信号(d)或扫描信号(s)传递到其输出或主锁存器130的节点pn1。
31.主锁存器130包括交叉耦合的非钟控反相器132和钟控反相器134(例如，对于两个反相器，一个反相器的输出耦合到另一反相器的输入)。更特别地，非钟控反相器132包括在主锁存器130的第一节点pn1处的输入，以及在主锁存器130的第二节点pn2处的输出。钟控反相器134包括在第二节点pn2处的输入和在第一节点pn1处的输出。钟控反相器134包括用于接收互补时钟的互补控制输入和用于接收非互补时钟clk的非互补控制输入。在操作中，如果互补时钟和非互补时钟clk分别为逻辑低和逻辑高，则钟控反相器134被使能，并且主锁存器130处于不透明模式并且锁存节点pn1处的数据。如果互补时钟和非互补时钟clk分别为逻辑高和逻辑低，则钟控反相器134被禁能(例如，三态)，并且主锁存器130处于透明模式以在节点pn1处接收新数据。
32.从钟控门140包括耦合到主锁存器130的节点pn1的输入，以及耦合到从锁存器150的第一节点pn3的输出。从钟控门140还包括用于接收互补时钟的互补控制输入和用于接收非互补时钟clk的非互补控制输入。在操作中，如果互补时钟和非互补时钟clk分别为逻辑低和逻辑高，则从钟控门140在其输入将数据信号(d)或扫描信号(s)传递到其输出或从锁存器150的节点pn3并且如果互补时钟和非互补时钟clk分别为逻辑高和逻辑低，则从钟控门140阻止其输入处的数据信号(d)或扫描信号(s)传递到其输出或从锁存器150的节点pn3。
33.从锁存器150包括交叉耦合的非钟控反相器152和钟控反相器154。也就是说，非钟控反相器152包括在从锁存器150的第一节点pn3处的输入，以及在从锁存器150的第二节点pn4处的输出。钟控反相器154包括在第二节点pn4处的输入和在第一节点pn3处的输出。钟控反相器154包括用以接收非互补时钟clk的互补控制输入和用以接收互补时钟的非互补控制输入。在操作中，如果互补时钟和非互补时钟clk分别为逻辑高和逻辑低，则钟控反相器154被使能，并且从锁存器150处于不透明模式，并且锁存节点pn3处的数据。如果互补时钟和非互补时钟clk分别为逻辑低和逻辑高，则钟控反相器154被禁能(例如，三态)，并且从锁存器150处于透明模式以在节点pn3处接收新数据。
34.输出驱动器或反相器160包括耦合到从锁存器150的节点pn3的输入，以及用于产生输出数据信号q的输出，输出数据信号q可以基于数据信号(d)或扫描信号(s)，取决于多路复用器110选择哪一者。输出驱动器或反相器160确保输出数据信号q的极性与所选择的
输入信号(d)或(s)相同。也就是说，三个(奇数)设备110、120和140中的每一个(奇数)设备都将其输入信号反相以生成其输出信号。因此，输出驱动器或反相器160在触发器100中执行第四(偶数)反相以确保输出数据信号q的极性与选择的输入信号(d)或(s)相同。
35.图1b图示了根据本公开的另一个方面的触发器100的示例操作的时序图。时序图的x轴或水平轴表示时间。y轴或竖直轴从上到下表示非互补时钟clk、互补时钟主钟控门(m门)120、主锁存器(m锁存器)130、从钟控门(s门)140和从锁存器(s锁存器)150的状态。在该示例中，使用多路复用器110经由去断言的移位信号sft来选择数据信号(d)。然而，应理解，当选择扫描信号(s)时，触发器100以类似的方式操作。
36.触发器100可以如下操作：在时间t0和t1之间，非互补时钟clk和互补时钟分别为逻辑低和逻辑高。因此，主钟控门120将来自多路复用器110的输出的当前数据信号d(t)传递到主锁存器130的第一节点pn1。主锁存器130处于透明模式(例如，钟控反相器134被禁能或处于三态)，允许主锁存器130接收当前数据信号d(t)。从钟控门140阻止当前数据信号d(t)以便不干扰从锁存器150锁存先前的数据信号d(t-1)。并且，从锁存器150处于不透明模式(例如，钟控反相器154被使能)，允许从锁存器150锁存先前的数据信号d(t-1)。输出驱动器或反相器160将先前的数据信号d(t-1)反相以生成先前的输出数据q(t-1)。
37.在时间t1和t2之间，非互补时钟clk和互补时钟分别为逻辑高和逻辑低。因此，主钟控门120阻止新数据信号d(t+1)以便不干扰主锁存器130锁存当前数据信号d(t)。并且，主锁存器130处于不透明模式(例如，钟控反相器134被使能)，允许主锁存器130锁存当前数据信号d(t)。从钟控门140将当前数据信号d(t)从主锁存器130传递到从锁存器150的第一节点pn3。从锁存器150处于透明模式(例如，钟控反相器154被禁能或处于三态)，允许从锁存器150接收当前数据信号d(t)。
38.在时间t2和t3之间，非互补时钟clk和互补时钟分别为逻辑低和逻辑高。因此，主钟控门120将新数据信号d(t+1)从多路复用器110的输出传递到主锁存器130的第一节点pn1。主锁存器130处于透明模式(例如，钟控反相器134被禁能或处于三态)，允许主锁存器130接收新数据信号d(t+1)。从钟控门140阻止新数据信号d(t+1)以便不干扰从锁存器150锁存当前数据信号d(t)。并且，从锁存器150处于不透明模式(例如，钟控反相器154被使能)，允许从锁存器150锁存当前数据信号d(t)。输出驱动器或反相器160将电流数据信号d(t)反相以生成电流输出数据q(t)。触发器100的操作重复以顺序地时钟输入和时钟输出新数据。
39.图2图示了根据本公开的另一个方面的示例多路复用器200的示意图。多路复用器200是先前讨论的多路复用器110的示例实现方式。多路复用器200可以用作本文进一步讨论的触发器的输入数据源。
40.更特别地，多路复用器200包括依次串联耦合在多路复用器200的高压轨vdd和输出(mux out)之间的第一p沟道金属氧化物半导体场效应晶体管(pmos fet)m1和第二pmos fet m2。也就是说，pmos fet m1包括耦合到高压轨vdd的源极，以及耦合到pmos fet m2的源极的漏极。pmos fet m2包括漏极，该漏极耦合到多路复用器200的输出。多路复用器200还包括依次串联耦合在多路复用器200的输出和低压轨vss(例如，地)之间的第一n沟道金属氧化物半导体场效应晶体管(nmos fet)m3和第二nmos fet m4。也就是说，nmos fet m3
包括耦合到多路复用器200的输出的漏极，以及耦合到nmos fet m4的漏极的源极。nmos fet m4包括耦合到低压轨vss的源极。第一pmos fet m1和第二nmos fet m4包括用于接收数据信号d的栅极。第二pmos fet m2和第一nmos fet m3包括用于分别接收非互补和互补移位信号sft和和的栅极。
41.多路复用器200还包括依次串联耦合在高压轨vdd和多路复用器200的输出之间的第三pmos fet m5和第四pmos fet m6。也就是说，pmos fet m5包括耦合到高压轨vdd的源极，以及耦合到pmos fet m6的源极的漏极；并且pmos fet m6包括耦合到多路复用器200的输出的漏极。另外，多路复用器200包括串联耦合在多路复用器200的输出和低压轨vss之间的第三nmos fet m7和第四nmos fet m8。也就是说，nmos fet m7包括耦合到多路复用器200的输出的漏极，以及耦合到nmos fet m8的漏极的源极；并且nmos fet m8包括耦合到低压轨vss的源极。第三pmos fet m5和第四nmos fet m8包括用于接收扫描信号s的栅极。第四pmos fet m6和第三nmos fet m7包括用于分别接收互补移位信号和非互补移位信号和sft的栅极。
42.在操作中，如果移位信号未被断言(sft和分别为逻辑低和逻辑高)，则pmos fet m2和nmos fet m3被导通，并且pmos fet m6和nmos fet m7被关断。因此，被导通的pmos fet m2和nmos fet m3将数据信号(d)传递到多路复用器输出，并且被关断的pmos fet m6和nmos fet m7阻止来自多路复用器输出的扫描信号(s)。因此，多路复用器200在移位信号未被断言时选择数据信号(d)。
43.如果移位信号被断言(sft和分别为逻辑高和逻辑低)，pmos fet m2和nmos fet m3被关断，并且pmos fet m6和nmos fet m7被导通。因此，被导通的pmos fet m6和nmos fet m7将扫描信号(s)传递到多路复用器输出，并且被关断的pmos fet m2和nmos fet m3阻止来自多路复用器输出的数据信号(d)。因此，多路复用器200在移位信号被断言时选择扫描信号(s)。
44.图3图示了根据本公开的另一方面的另一示例触发器300的示意图。触发器300可以被配置用于商业应用，但不用于关键的安全应用，诸如汽车控制。因此，与被设计成更能抵抗辐射/噪声或更能容错的其他触发器相比，触发器300可能更容易受到地面辐射和/或其他噪声源引起的噪声的影响。噪声可能导致触发器300状态的非预期改变，这在汽车或其他安全应用中可能导致对安全性的严重影响。
45.触发器300包括主钟控门320(m门)、主锁存器330(m锁存器)、从钟控门340(s门)、从锁存器350(s锁存器)以及输出驱动器360。尽管未示出，响应于移位信号选择数据信号(d)或扫描信号(s)作为触发器300的输入的多路复用器(例如，诸如多路复用器200)如在触发器100中一样可以耦合到主钟控门320的输入。
46.主钟控门320接收输入数据信号(d)并且响应于钟控(clk)和复位信号(rst)选择性地将数据信号(d)传递到主锁存器330。主钟控门320包括依次串联耦合在高压轨vdd和主钟控门320的输出之间pmos fet m10-m12。也就是说，pmos fet m10包括耦合到高压轨vdd的源极，以及耦合到pmos fet m11的源极的漏极；pmos fet m11包括耦合到pmos fet m12的源极的漏极；并且pmos fet m12包括耦合到主钟控门320的输出的漏极。主钟控门320还包括依次串联耦合在输出和低压轨vss(例如，地)之间的nmos fet m13-m14。也就是说，
nmos fet m13包括耦合到主钟控门320的输出的漏极，以及耦合到nmos fet m14的漏极的源极；并且nmos fet m14包括耦合到低压轨vss的源极。pmos fet m11和nmos fet m14包括用以接收数据信号(d)的栅极，pmos fet m10包括用以接收复位信号rst的栅极，并且pmos fet m12和nmos fet m13包括用以分别接收非互补时钟clk和互补时钟的栅极。
47.当复位信号rst未被断言时(rst处于逻辑低(例如，处于vss))，主钟控门320被使能。当被使能时，如果非互补时钟clk和互补时钟为逻辑低和逻辑高，则pmos fet m12和nmos fet m13分别导通。因此，主钟控门320将数据信号(d)传递到主锁存器330。如果非互补时钟clk和互补时钟为逻辑高和逻辑低，则pmos fet m12和nmos fet m13分别关断。因此，主钟控门320阻止数据信号(d)传递到主锁存器330。当复位信号rst被断言时(rst处于逻辑高(例如，处于vdd))，主钟控门320被禁能。
48.主锁存器330响应于钟控clk和复位信号rst，选择性地锁存从主钟控门320接收到的数据信号(d)。主锁存器330包括交叉耦合的非钟控反相器332和钟控反相器334。非钟控反相器332包括依次串联耦合在高压轨vdd和低压轨vss之间的pmos fet m20和nmos fet m21。pmos fet m20和nmos fet m21包括在主锁存器330的第一节点pn1处耦合在一起的栅极。pmos fet m20和nmos fet m21包括在主锁存器330的第二节点pn2处耦合在一起的漏极。pmos fet m20包括耦合到高压轨vdd的源极，并且nmos fet m21包括耦合到低压轨vss的源极。
49.钟控反相器334包括pmos fet m15-m17，该pmos fet m15-m17依次串联耦合在高压轨vdd和节点pn1之间。也就是说，pmos fet m15包括耦合到高压轨vdd的源极，以及耦合到pmos fet m16的源极的漏极；pmos fet m16包括耦合到pmos fet m17的源极的漏极；并且pmos fet m17包括耦合到节点pn1的漏极。钟控反相器334还包括依次串联耦合在节点pn1和低压轨vss之间的nmos场效应晶体管m18-m19。也就是说，nmos fet m18包括耦合到节点pn1的漏极和耦合到nmos fet m19的漏极的源极；并且nmos fet m19包括耦合到低压轨vss的源极。pmos fet m15包括用以接收复位信号rst的栅极，pmos fet m16和nmos fet m19包括耦合到节点pn2的栅极，并且pmos fet m17和nmos fet m18包括用以分别接收互补时钟和非互补时钟clk的栅极。
50.主锁存器330还包括耦合在节点pn1和低压轨vss之间的nmos fet m22，nmos fet m22具有用于接收复位信号rst的栅极。也就是说，nmos fet m22包括耦合到节点pn1的漏极和耦合到低压轨vss的源极。
51.当复位信号rst未被断言时(rst处于逻辑低(例如，vss))，pmos fet m15和nmos fet m22分别被导通和关断；从而使能主锁存器330。当使能时，如果互补时钟和非互补时钟clk为低和高，则pmos fet m17和nmos fet m18分别导通。因此，主锁存器330在节点pn1锁存数据信号(d)，并且被称为处于不透明模式。如果互补时钟和非互补时钟clk分别为高和低，则pmos fet m17和nmos fet m18分别关断。因此，钟控反相器334被禁能(例如，三态)；因此，主锁存器330处于透明模式，能够接收新数据(d)。当复位信号rst被断言时(rst处于逻辑高(例如，处于vdd))，pmos fet m15和nmos fet m22分别被关断和导通；从而禁能主锁存器330。
52.从钟控门340从主锁存器330接收数据信号(d)，并且响应于钟控clk选择性地将数据信号(d)传递到从锁存器350。从钟控门340包括依次串联耦合在高压轨vdd和从钟控门340的输出之间的pmos fet m23-m24。也就是说，pmos fet m23包括耦合到高压轨vdd的源极，以及耦合到pmos fet m24的源极的漏极；并且pmos fet m24包括耦合到从钟控门340的输出的漏极。从钟控门340还包括依次串联耦合在从钟控门340的输出和低压轨vss之间的nmos fet m25-m26。也就是说，nmos fet m25包括耦合到从钟控门340的输出的漏极，以及耦合到nmos fet m26的漏极的源极；并且nmos fet m26包括耦合到低压轨vss的源极。pmos fet m23和nmos fet m26包括用以从主锁存器330接收数据信号(d)的栅极，并且pmos fet m24和nmos fet m25包括用以分别接收互补时钟和非互补时钟clk的栅极。
53.如果互补时钟和时钟clk为低和高，则pmos fet m24和nmos fet m33分别被导通。因此，从钟控门340将数据信号(d)传递到从锁存器350。如果互补时钟和非互补时钟clk分别为高和低，则pmos fet m24和nmos fet m25分别被关断。因此，从钟控门340阻止数据信号(d)传递到从锁存器350。
54.响应于钟控clk和复位信号rst，从锁存器350选择性地锁存从从钟控门340接收到的数据信号(d)。从锁存器350包括交叉耦合的非钟控反相器352和钟控反相器354。非钟控反相器352包括依次串联耦合在高压轨vdd和从锁存器350的节点pn4之间的pmos fet m31-m32。也就是说，pmos fet m31包括耦合到高压轨vdd的源极，以及耦合到pmos fet m32的源极的漏极；并且pmos fet m32包括耦合到节点pn4的漏极。非钟控反相器352还包括耦合在节点pn4和低压轨vss之间的nmos fet m33。也就是说，nmos fet m33包括耦合到节点pn4的漏极和耦合到低压轨vss的源极。pmos fet m31包括用于接收复位信号rst的栅极。pmos fet m32和nmos fet m33包括在从锁存器350的另一个节点pn3耦合在一起的栅极。从钟控门340的输出耦合到从锁存器350的节点pn3。
55.钟控反相器354包括pmos fet m27-m28，pmos fet m27-m28依次串联耦合在高压轨vdd和节点pn3之间。也就是说，pmos fet m27包括耦合到高压轨vdd的源极，以及耦合到pmos fet m28的源极的漏极；并且pmos fet m28包括耦合到节点pn3的漏极。钟控反相器354还包括依次串联耦合在节点pn3和低压轨vss之间的nmos场效应晶体管m29-m30。也就是说，nmos fet m29包括耦合到节点pn3的漏极和耦合到nmos fet m30的漏极的源极；并且nmos fet m30包括耦合到低压轨vss的源极。pmos fet m27和nmos fet m30包括耦合到节点pn4的栅极，并且pmos fet m28和nmos fet m29包括用于分别接收非互补时钟clk和互补时钟的栅极。从锁存器350还包括耦合在节点pn4和低压轨vss之间的包括用于接收复位信号rst的栅极的nmos fet m34。也就是说，nmos fet m34包括耦合到节点pn4的漏极和耦合到低压轨vss的源极。
56.当复位信号rst未被断言时(rst为逻辑低(例如vss))，pmos fet m31和nmos fet m34分别被导通和关断；从而使能从锁存器350。当被使能时，如果非互补时钟clk和互补时钟分别为低和高，则pmos fet m28和nmos fet m29被导通。因此，从锁存器350在节点pn3锁存数据信号(d)，并且被称为处于不透明模式。如果非互补时钟clk和互补时钟分别为高和低，则pmos fet m28和nmos fet m29被关断。因此，从锁存器350处于透明模式，
并且能够接收新数据(d)。当复位信号rst被断言时(rst处于逻辑高(例如，处于vdd))，pmos fet m31和nmos fet m34分别被关断和导通；从而禁能从锁存器350。
57.输出驱动器360从从锁存器350接收数据信号(d)，并且将数据信号(d)反相以生成输出数据信号q。输出驱动器360被配置为包括在高压轨vdd和低压轨vss之间与nmos fet m36串联耦合的pmos fet m35的反相器。也就是说，pmos fet m35包括耦合到高压轨vdd的源极，并且nmos fet m36包括耦合到低压轨vss的源极。pmos fet m35和nmos fet m36包括耦合在一起，并且耦合到从锁存器350的节点pn3的栅极，以及耦合在一起用作触发器300的输出q的漏极。
58.出于增加集成电路(ic)密度的目的，触发器300的fet被配置为具有基本上相同的尺寸或有效w/l(例如，基于当前工艺技术节点的最小尺寸)，其中w是沟道的有效宽度，并且l是沟道的有效长度。对于平面fet，有效沟道宽度与沟道上方的栅电极宽度相关，有效沟道长度与源极和漏极之间经由沟道的距离相关。对于fin fet，有效沟道宽度与fet中每个fin的宽度、每个fin的高度和fin的数量相关，并且有效沟道长度与源极和漏极之间经由沟道的距离相关。fet的导通电阻r
on
与有效w/l成反比。因此，在此配置中，节点pn1、pn2、pn3和pn4与电压轨vdd和vss之间的导通电阻r
on
对于每个节点都不同。
59.例如，节点pn2和高压轨vdd或低压轨vss之间的导通电阻r
on
是单个fet(例如，pmos fet m20或nmos fet m21)的导通电阻，本文称为“r”。节点pn1和高压轨vdd之间的导通电阻r
on
是三(3)个堆叠fet或3r(例如，pmos fet m15-m17)的导通电阻，并且节点pn1和低压轨vss之间的导通电阻r
on
是两(2)个堆叠fet或2r(例如，nmos fet m18-m19)的导通电阻。节点pn3和高压轨vdd或低压轨vss之间的导通电阻r
on
是两(2)个堆叠fet或2r(例如，pmos fet m27-m28或nmos fet m29-m30)的导通电阻。并且，节点pn4和高压轨vdd之间的导通电阻r
on
是两(2)个堆叠fet或2r(例如，pmos fet m31-m32)的导通电阻，并且节点pn4和低压轨vss之间的导通电阻r
on
是一(1)个fet或r(例如，nmos fet m33)。
60.因此，由于节点pn1-pn4与高压轨vdd和低压轨vss之间的导通电阻r
on
的不平衡，节点pn1-pn4对地面辐射或噪声具有不同的容限。例如，导通电阻越高，节点对辐射或噪声的容限就越低。辐射或噪声产生电荷或电流，当该电荷或电流从vdd或vss流经相对应的导通电阻时，该相对应的导通电阻生成与电流乘以导通电阻相关的电压变化δv(δv＝i*r
on
)。如果由于辐射或噪声导致的电压变化δv超过相对应fet的阈值电压，则由于辐射或噪声导致的电压变化δv可能导致相对应的锁存器翻转状态，正如所讨论的，在诸如汽车安全等关键应用中，这可能对安全产生严重后果。
61.触发器300仅与其最薄弱的环节一样。由于节点pn1对于高压轨vdd(例如，3r)和低压轨vss(例如，2r)具有最高的导通电阻r
on
，所以它是最容易由于辐射和/或噪声而产生位翻转的节点；其中节点pn3、pn4和pn2依次较不容易受到影响。
62.因此，本公开的第一方面是重新配置触发器的主锁存器和从锁存器，使得其节点对辐射或噪声具有基本上相同的容限；也就是说，节点与高压轨和低压轨vdd和vss之间的导通电阻r
on
分别基本上相同。本公开的第二方面是重新配置触发器的主锁存器和从锁存器以提供负反馈以便对抗可能产生位翻转的辐射或噪声。本公开的第三方面是负反馈被门控。也就是说，当数据要被写入相对应的主锁存器或从锁存器时(例如，当锁存器处于透明模式时)，负反馈被禁能以防止负反馈阻止数据写入锁存器。当主锁存器或从锁存器被锁存
时(例如，当锁存器处于不透明模式时)，负反馈被使能以使锁存器对辐射或噪声更加免疫。
63.图4图示了根据本公开的另一个方面的示例触发器400的示意图。触发器400包括主锁存器430和从锁存器450，主锁存器430和从锁存器450被重新配置以分别平衡节点pn1-pn4与高压轨vdd和低压轨vss之间的导通电阻r
on
使得它们对辐射或噪声具有基本上相同的容限。触发器400的其他部件，即触发器400的主钟控门420、从钟控门440和输出驱动器(未示出)基本上分别与触发器300的主钟控门320、从钟控门340和输出驱动器360相同。应理解，响应于移位信号选择数据信号(d)或扫描信号(s)作为触发器400的输入的多路复用器(例如，诸如多路复用器200)如在触发器100中一样可以耦合到主钟控门420的输入。
64.关于主锁存器430，主锁存器330的复位pmos fet m15已经从主锁存器430的钟控反相器434中移除。因此，pmos fet m16的源极耦合到高压轨vdd。另外，钟控反相器434中的pmos fet m16-m17和nmos fet m18-m19中的每一者的尺寸或有效w/l基本上不同于主锁存器430的非钟控反相器432中的pmos fet m20和nmos fet m21中的每一者的尺寸或有效w/l(例如，约两倍，其中基本上或约考虑了处理容差)。因此，在当前示例中，pmos fet m16-m17和nmos fet m18-m19中的每一者的导通电阻r
on
是0.5r，pmos fet m20和nmos fet m21中的每一者的导通电阻r
on
是r。因此，包括节点pn1和高压轨vdd之间的fet m16-m17的支路和包括节点pn1和低压轨vss之间的fet m18-m19的支路的导通电阻r
on
分别是2*0.5r或r；并且包括节点pn2和高压轨vdd之间的fet m20的支路和包括节点pn2和低压轨vss之间的fet m21的支路的导通电阻r
on
也分别为r。因此，节点pn1和pn2与电压轨之间的导通电阻r
on
被平衡；从而节点pn1和pn2对辐射或噪声具有基本上相同的容限。
65.类似地，关于从锁存器450，从锁存器350的复位pmos fet m31已经在从锁存器450的非钟控反相器452中被移除。因此，pmos fet m32的源极耦合到高压轨vdd。另外，钟控反相器454的pmos fet m27-m28和nmos fet m29-m30中的每一者的尺寸或有效w/l基本上是从锁存器450的非钟控反相器452的pmos fet m32和nmos fet m33中的每一者的尺寸或有效w/l的两倍。因此，pmos fet m27-m28和nmos fet m29-m30中的每一者的导通电阻r
on
是0.5r，并且pmos fet m32和nmos fet m33中的每一者的导通电阻r
on
是r。因此，包括节点pn3和高压轨vdd之间的fet m27-m28的支路和包括节点pn3和低压轨vss之间的fet m29-m30的支路的导通电阻r
on
分别是2*0.5r或r；并且包括节点pn4和高压轨vdd之间的fet m32的支路和包括节点pn4和低压轨vss之间的fet m33的支路的导通电阻r
on
也分别为r。因此，节点pn3和pn4与电压轨之间的导通电阻r
on
被平衡；从而节点pn3和pn4对辐射或噪声具有基本上相同的容限。
66.应理解，在其他实现方式中，非钟控反相器432和452中的每一个非钟控反相器，以及钟控反相器434和454中的晶体管数量及其有效w/l可以变化，同时仍然实现节点pn1至pn4和电压轨之间的导通电阻r
on
基本上平衡；因为触发器400仅是实现平衡导通电阻r
on
的一个示例。
67.图5图示了根据本公开的另一方面的另一示例触发器500的示意图。触发器500包括主锁存器530和从锁存器550，从锁存器550被重新配置为包括针对节点pn1、pn2、pn3和pn4中的每个节点的负反馈以对抗可能导致锁存器翻转的辐射或噪声。类似地，触发器500的其他部件，即触发器500的主钟控门520、从钟控门540和输出驱动器(未示出)基本上分别与触发器300的主钟控门320、从钟控门340和输出驱动器360相同。
68.主锁存器530包括可以按照触发器400的交叉耦合的非钟控反相器432和钟控反相器434来配置的交叉耦合的非钟控反相器532和钟控反相器534。类似地，从锁存器550包括可以按照触发器400的交叉耦合的非钟控反相器452和钟控反相器454来配置的交叉耦合的非钟控反相器552和钟控反相器554。
69.关于主负反馈，主锁存器530包括用于节点pn1的负反馈电路536，包括依次串联耦合在高压轨vdd和节点pn1之间的pmos fet m52-m53，以及依次串联耦合在节点pn1和低压轨vss之间的nmos fet m54-m55。也就是说，pmos fet m52包括耦合到高压轨vdd的源极、耦合到pmos fet m53的源极的漏极；pmos fet m53包括耦合到节点pn1的漏极；nmos fet m54包括耦合到节点pn1的漏极和耦合到nmos fet m55的漏极的源极；并且nmos fet m55包括耦合到低压轨vss的源极。pmos fet m52和nmos fet m55包括耦合到节点pn2的、用于负反馈目的的栅极，并且pmos fet m53和nmos fet m54包括用以分别接收互补时钟和非互补时钟clk的栅极，来用于门控负反馈。
70.主锁存器530还包括用于节点pn2的负反馈电路538，包括耦合在高压轨vdd和节点pn2之间的pmos fet m50，以及耦合在节点pn2和低压轨vss之间的nmos fet m51。也就是说，pmos fet m50包括耦合到高压轨vdd的源极和耦合到节点pn2的漏极；并且nmos fet m51包括耦合到节点pn2的漏极和耦合到低压轨vss的源极。出于负反馈的目的，pmos fet m50和nmos fet m51包括耦合到节点pn1的栅极。
71.假设负反馈由互补时钟和非互补时钟分别为低和高使能，并且导通pmos fet m53和nmos fet m54，则负反馈操作如下：
72.如果节点pn1处的逻辑电压为逻辑低而节点pn2处的逻辑电压为逻辑高，并且辐射或噪声倾向于增加节点pn1处的低压，则节点pn2处的高压保持负反馈电路536的nmos fet m55导通，这将低压轨vss耦合到节点pn1。通过nmos fet m55将低压轨vss耦合到节点pn1对抗或抵消试图上拉节点pn1的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn2处的无噪声高逻辑电压将nmos fet m55导通作为锚操作，以将节点pn1处的电压也保持为低。
73.类似地，如果节点pn1处的逻辑电压为逻辑高，而节点pn2处的逻辑电压为逻辑低，并且辐射或噪声倾向于降低节点pn1处的高压，则节点pn2处的低压保持负反馈电路536的pmos fet m52导通，这将高压轨vdd耦合到节点pn1。通过pmos fet m52将高压轨vdd耦合到节点pn1对抗或抵消试图拉低节点pn1的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn2处的无噪声低逻辑电压将pmos fet m52导通作为锚操作，以将节点pn1处的电压也保持为高。
74.同样，如果节点pn1处的逻辑电压为逻辑低，而节点pn2处的逻辑电压为逻辑高，并且辐射或噪声倾向于降低节点pn2处的高压，则节点pn1处的低压保持负反馈电路538的pmos fet m50导通，这将高压轨vdd耦合到节点pn2。通过pmos fet m50将高压轨vdd耦合到节点pn2对抗或抵消试图拉低节点pn2的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn1处的无噪声低逻辑电压将pmos fet m50导通作为锚操作，以将节点pn2处的电压也保持为高。
75.类似地，如果节点pn1处的逻辑电压为逻辑高，而节点pn2处的逻辑电压为逻辑低，并且辐射或噪声倾向于增加节点pn2处的低压，则节点pn1处的高压保持负反馈电路538的
nmos fet m51导通，这将低压轨vss耦合到节点pn2。通过nmos fet m51将低压轨vss耦合到节点pn2对抗或抵消试图上拉节点pn2的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn1处的无噪声高逻辑电压将nmos fet m51导通作为锚操作，以将节点pn2处的电压也保持为低。
76.当主锁存器530响应于互补时钟和非互补时钟clk分别为高和低而处于透明模式时，负反馈电路536的pmos fet m53和nmos fet m54被关断或门控。关于钟控反相器534，由负反馈电路538提供的负反馈操作的门控已经由关于pmos fet m17和nmos fet m18的钟控操作内置。因此，负反馈电路536和538的门控允许数据(d)从主钟控门520写入主锁存器530，而负反馈不对抗数据写入操作。
77.关于从负反馈，从锁存器550包括用于节点pn3的负反馈电路556，包括依次串联耦合在高压轨vdd和节点pn3之间的pmos fet m62-m63，以及依次串联耦合在节点pn3和低压轨vss之间的nmos fet m64-m65。pmos fet m62和nmos fet m65包括耦合到节点pn4用于负反馈目的栅极，并且pmos fet m63和nmos fet m64包括用于分别接收非互补时钟clk和互补时钟用于门控负反馈的栅极。
78.从锁存器550还包括用于节点pn4的负反馈电路558，包括耦合在高压轨和节点pn4之间的pmos fet m60，以及耦合在节点pn4和低压轨vss之间的nmos fet m61。出于负反馈的目的，pmos fet m60和nmos fet m61包括耦合到节点pn3的栅极。
79.假设负反馈由非互补时钟clk和互补时钟分别为高和低使能，并且导通pmos fet m63和nmos fet m64，负反馈操作如下：
80.如果节点pn3处的逻辑电压为逻辑低，而节点pn4处的逻辑电压为逻辑高，并且辐射或噪声倾向于增加节点pn3处的低压，则节点pn4处的高压保持负反馈电路556的nmos fet m65导通，这将低压轨vss耦合到节点pn3。通过nmos fet m65将低压轨vss耦合到节点pn3来对抗或抵消试图上拉节点pn3的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn4处的无噪声高逻辑电压将nmos fet m65导通作为锚操作，以将节点pn3处的电压也保持为低。
81.类似地，如果节点pn3处的逻辑电压为逻辑高，而节点pn4处的逻辑电压为逻辑低，并且辐射或噪声倾向于降低节点pn3处的高压，则节点pn4处的低压保持负反馈电路556的pmos fet m62导通，这将高压轨vdd耦合到节点pn3。通过pmos fet m62将高压轨vdd耦合到节点pn3对抗或抵消试图拉低节点pn3的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn4处的无噪声低逻辑电压将pmos fet m62导通作为锚操作，以将节点pn3处的电压也保持为高。
82.同样，如果节点pn3处的逻辑电压为逻辑低，而节点pn4处的逻辑电压为逻辑高，并且辐射或噪声倾向于降低节点pn4处的高压，则节点pn3处的低压保持负反馈电路558的pmos fet m60导通，这将高压轨vdd耦合到节点pn4。通过pmos fet m60将高压轨vdd耦合到节点pn4对抗或抵消试图拉低节点pn4的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn3处的无噪声低逻辑电压将pmos fet m60导通作为锚操作，以将节点pn4处的电压也保持为高。
83.类似地，如果节点pn3处的逻辑电压为逻辑高，而节点pn4处的逻辑电压为逻辑低，
并且辐射或噪声倾向于增加节点pn4处的低压，则节点pn3处的高压保持负反馈电路558的nmos fet m61导通，这将低压轨vss耦合到节点pn4。通过nmos fet m61将低压轨vss耦合到节点pn4对抗或抵消试图上拉节点pn4的辐射或噪声。因此，即使在受辐射和噪声影响时，节点pn3处的无噪声高逻辑电压将nmos fet m61导通作为锚操作，以将节点pn4处的电压也保持为低。
84.当从锁存器550响应于互补时钟和非互补时钟clk分别为高和低而处于透明模式时，负反馈电路556的pmos fet m63和nmos fet m64被关断或门控。关于钟控反相器554，由负反馈电路538提供的负反馈操作的门控已经由关于pmos fet m28和nmos fet m29的钟控操作内置。因此，负反馈电路556和558的门控允许数据(d)从从钟控门540写入从锁存器550，而负反馈不对抗数据写入操作。
85.触发器400的锁存器430和450通过将节点pn1、pn3和pn4的晶体管导通电阻减小到节点pn2的导通电阻(例如，单个fet的导通电阻)增加了对由地面辐射和/或噪声引起的位翻转的容限。触发器500的锁存器530和550包括负反馈电路536/538和556/558以主动对抗可能改变节点pn1/pn2和pn3/pn4处的电压使得可能分别发生一次或多次位翻转的地面辐射和/或噪声。
86.应理解，本文所描述的概念可以独立地实现或组合在触发器中。例如，触发器可以独立地实现触发器400的平衡抗辐射节点、触发器500的负反馈和触发器500的门控负反馈。替代地，触发器可以以任何方式组合触发器400的平衡耐辐射节点、触发器500的负反馈和触发器500的门控负反馈。尽管图示了负反馈电路536、538、556和558，但这仅是为了说明，而不是对这里描述的主题的范围提出任何限制。可以应用其他负反馈机制来对抗或抵消节点处的辐射或噪声
87.图6图示了根据本公开的另一个方面的示例锁存器600的示意图。先前详细讨论的锁存器430和450是触发器400的一部分。然而，本文所描述的锁存器不必是触发器的一部分，并且可以用在其他电路中。锁存器600可以被配置为类似于锁存器430。
88.锁存器600包括具有与前面讨论的非钟控反相器432相同配置的fet m20和m21的非钟控反相器632。锁存器600包括配置与前面讨论的钟控反相器434相同的具有fet m16-m19的钟控反相器634。类似地，fet m16-m19中的每一者的尺寸可以不同于fet m20和m21中的每一者的尺寸(例如，基本上两倍)，使得节点pn1和电压轨vdd和vss之间的晶体管导通电阻分别与节点pn2和电压轨vdd和vss之间的晶体管导通电阻基本上相同。锁存器600不需要像锁存器430和450中那样分别包括复位fet m22或m34。如图所示，节点pn1可以用作锁存器600的输入和/或输出。
89.图7图示了根据本公开的另一个方面的另一个示例锁存器700的示意图。先前详细讨论的锁存器530和550是触发器500的一部分。然而，本文所描述的锁存器不必是触发器的一部分，并且可以用在其他电路系统中。锁存器700可以被配置为类似于锁存器530。
90.锁存器700包括第一反相器734，该第一反相器包括耦合到节点pn1的输出和耦合到节点pn2的输入。锁存器700还包括第一负反馈电路738，其包括耦合在高压轨vdd和节点pn2(例如，源极耦合到vdd，漏极耦合到pn2)之间的fet m50(例如，pmos fet)，其中fet m50包括耦合到节点pn1的栅极，以及耦合在节点pn2和低压轨vss(例如，漏极耦合到pn2，并且源极耦合到vss)之间的fet m51(例如，nmos fet)，其中fet m51包括耦合到节点pn1的栅
极。
91.锁存器700包括第二反相器732，该第二反相器包括耦合到节点pn2的输出和耦合到节点pn1的输入。锁存器700还包括第二负反馈电路736，该第二负反馈电路包括耦合在高压轨vdd和节点pn1(例如，源极耦合到vdd，并且漏极耦合到pn1)之间的fet m52(例如，pmos fet)，其中fet m52包括耦合到节点pn2的栅极，以及耦合在节点pn1和低压轨vss(例如，漏极耦合到pn1，源极耦合到vss)之间的fet m55(例如，nmos fet)，其中fet m55包括耦合到节点pn2的栅极。节点pn1或节点pn2可以用作锁存器700的输入和/或输出。
92.图8图示了根据本公开的另一个方面的另一个示例锁存器的示意图。锁存器800可以被配置为类似于先前讨论的锁存器530。锁存器800包括钟控反相器834，该钟控反相器包括耦合到节点pn1的输出和耦合到节点pn2的输入。锁存器800还包括非钟控反相器836，该非钟控反相器包括耦合到节点pn1的输入和耦合到节点pn2的输出。
93.另外，锁存器800包括第一负反馈电路836，类似于负反馈电路538，第一负反馈电路836被配置为基于节点pn1处的第一电压v1将节点pn2耦合到高压轨vdd或低压轨vss。例如，响应于第一电压v1与高压轨vdd上的电源电压基本上相同，第一负反馈电路836被配置为将节点pn2耦合到低压轨vss。相反，响应于第一电压v1与低压轨vss上的电源电压基本上相同，第一负反馈电路836被配置为将节点pn2耦合到高压轨vdd。
94.锁存器800还包括第二负反馈电路838，类似于负反馈电路536，第二负反馈电路838被配置为基于节点pn2处的第二电压v2将节点pn1耦合到高压轨vdd或低压轨vss。例如，响应于第二电压v2与高压轨vdd上的电源电压基本上相同，第二负反馈电路838被配置为将节点pn1耦合到低压轨vss。相反，响应于第二电压v2与低压轨vss上的电源电压基本上相同，第二负反馈电路838被配置为将节点pn1耦合到高压轨vdd。节点pn1或pn2可以作为锁存器800的输入和/或输出。
95.图9图示了根据本公开的另一个方面的操作锁存器的示例方法900的流程图。锁存器可以是触发器的一部分，诸如先前讨论的触发器400和500的主锁存器和/或从锁存器。方法900包括在钟控的第一阶段期间，向非钟控反相器的输入处的第一节点提供逻辑电压以在锁存器的被禁能的钟控反相器的输入处的第二节点处生成互补逻辑电压(框910)。
96.方法900还包括在钟控的第二阶段期间使能钟控反相器，以及第一负反馈电路和第二负反馈电路，其中第一反馈电路响应于互补逻辑电压将第一节点耦合到第一电压轨，并且其中第二反馈电路响应于逻辑电压将第二节点耦合到第二电压轨(框920)。
97.图10图示了根据本公开的另一方面的示例车辆安全系统1000的框图。在该示例中，车辆安全系统1000属于汽车系统，但是应理解，其他类型的系统可以采用本文所描述的各种触发器。
98.车辆安全系统1000包括集成电路(ic)1010，集成电路(ic)1010可以被配置为片上系统(soc)。ic 1010包括数字信号处理核1020，该数字信号处理核又包括一组触发器(f/f)1030-1至1030-n。如前面所讨论的，触发器组1030-1至1030-n中的每一个都可以按照触发器400或500或其任意组合配置。
99.车辆安全系统1000还可以包括汽车子系统1050，该汽车子系统例如可以是巡航控制子系统、前方碰撞警告(fcw)子系统、车道偏离警告(ldw)子系统、盲点检测(bsd)警告子系统、自适应巡航控制(acc)子系统、车道保持辅助(lka)子系统、具有车道保持子系统的
acc、交通堵塞辅助子系统、完全高速公路自动驾驶子系统、完全城市自动驾驶子系统、自驾出租车/班车子系统、自主运输车队子系统等。
100.使用触发器1030-1至1030-n的第一子集，数字信号处理核1020可以生成并且提供控制信号(cs)来控制汽车子系统1050的操作。使用触发器1030-1至1030-n的第二子集，数字信号处理核心1020可以接收并且处理来自汽车子系统1050的反馈信号(fbs)。数字信号处理核心1020可以基于反馈信号(fbs)生成控制信号(cs)和/或执行其他功能。由于按触发器400和/或500配置，触发器组1030-1至1030-n对地面辐射和/或其他类型的噪声更有弹性，确保车辆安全系统1000满足相关标准规定的fit要求。
101.提供本公开的前述描述是为了使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文所描述的示例，而是符合与本文公开的原理和新颖特征一致的最宽范围。

技术特征：
1.一种装置，包括：第一锁存器，包括：第一反相器，包括：第一场效应晶体管(fet)，耦合在第一电压轨和第一节点之间；以及第二fet，耦合在所述第一节点和第二电压轨之间，其中所述第一fet和所述第二fet中的每个fet被配置为具有第一有效沟道宽长比(w/l)；以及第二反相器，包括：第三fet，耦合在所述第一电压轨和所述第二节点之间；以及第四fet，耦合在所述第二节点和所述第二电压轨之间，其中所述第一fet和所述第二fet包括耦合到所述第二节点的栅极，其中所述第三fet和所述第四fet包括耦合到所述第一节点的栅极，并且其中所述第三fet和所述第四fet中的每个fet都配置有不同于所述第一有效w/l的第二有效w/l。2.根据权利要求1所述的装置，其中所述第一有效w/l基本上是所述第二有效w/l的两倍。3.根据权利要求1所述的装置，其中所述第一反相器还包括：第五fet，耦合在所述第一fet和所述第一节点之间，其中所述第五fet包括用以接收互补时钟的栅极；以及第六fet，耦合在所述第一节点和所述第二fet之间，其中所述第六fet包括用以接收非互补时钟的栅极。4.根据权利要求3所述的装置，其中所述第五fet和所述第六fet中的每个fet都配置有所述第一有效w/l。5.根据权利要求1所述的装置，其中所述第一反相器还包括：第五fet，耦合在所述第一fet和所述第一节点之间，其中所述第五fet包括用以接收非互补时钟的栅极；以及第六fet，耦合在所述第一节点和所述第二fet之间，其中所述第六fet包括用以接收互补时钟的栅极。6.根据权利要求5所述的装置，其中所述第五fet和所述第六fet中的每个fet都配置有所述第一有效w/l。7.根据权利要求1所述的装置，还包括耦合在所述第一节点或所述第二节点和所述第二电压轨之间的第五fet，其中所述第五fet包括用以接收复位信号的栅极。8.根据权利要求1所述的装置，其中所述第一锁存器还包括负反馈电路，所述负反馈电路包括：第五fet，耦合在所述第一电压轨和所述第二节点之间，其中所述第五fet包括耦合到所述第一节点的栅极；以及第六fet，耦合在所述第二节点和所述第二电压轨之间，其中所述第六fet包括耦合到所述第一节点的栅极。9.根据权利要求1所述的装置，其中所述第一锁存器还包括负反馈电路，所述负反馈电路包括：第五fet，耦合在所述第一电压轨和所述第一节点之间，其中所述第五fet包括耦合到
所述第二节点的栅极；以及第六fet，耦合在所述第一节点和所述第二电压轨之间，其中所述第六fet包括耦合到所述第二节点的栅极。10.根据权利要求9所述的装置，其中所述负反馈电路还包括：第七fet，耦合在所述第五fet和所述第一节点之间，其中所述第七fet包括用以接收互补时钟的栅极；以及第八fet，耦合在所述第一节点和所述第六fet之间，其中所述第八fet包括用以接收非互补时钟的栅极。11.根据权利要求9所述的装置，其中所述负反馈电路还包括：第七fet，耦合在所述第五fet和所述第一节点之间，其中所述第七fet包括用以接收非互补时钟的栅极；以及第八fet，耦合在所述第一节点和所述第六fet之间，其中所述第八fet包括用以接收互补时钟的栅极。12.根据权利要求1所述的装置，其中所述第一锁存器还包括：第一负反馈电路，包括：第五fet，耦合在所述第一电压轨和所述第二节点之间，其中所述第五fet包括耦合到所述第一节点的栅极；以及第六fet，耦合在所述第二节点和所述第二电压轨之间，其中所述第六fet包括耦合到所述第一节点的栅极；以及第二负反馈电路，包括：第七fet，耦合在所述第一电压轨和所述第一节点之间，其中所述第七fet包括耦合到所述第二节点的栅极；以及第八fet，耦合在所述第一节点和所述第二电压轨之间，其中所述第八fet包括耦合到所述第二节点的栅极。13.根据权利要求12所述的装置，其中所述第二负反馈电路还包括：第九fet，耦合在所述第七fet和所述第一节点之间，其中所述第九fet包括用以分别接收互补时钟或非互补时钟的栅极；以及第十fet，耦合在所述第一节点和所述第八fet之间，其中所述第十fet包括用以分别接收所述非互补时钟或所述互补时钟的栅极。14.根据权利要求1所述的装置，还包括：第一钟控门，包括第一输入和第一输出，所述第一输出耦合到所述第一锁存器的所述第一节点；第二钟控门，包括第二输入和第二输出，所述第二输入耦合到所述第一锁存器的所述第一节点；以及第二锁存器，包括：第三反相器，包括：第五fet，耦合在所述第一电压轨和第三节点之间，其中所述第三节点耦合到所述第二钟控门的所述第二输出；以及第六fet，耦合在所述第三节点和所述第二电压轨之间，其中所述第五fet和所述第六
fet中的每个fet都配置有所述第一有效w/l；以及第四反相器，包括：第七fet，耦合在所述第一电压轨和第四节点之间；以及第八fet耦合在所述第四节点和所述第二电压轨之间，其中所述第五fet和所述第六fet包括耦合到所述第四节点的栅极，其中所述第七fet和所述第八fet包括耦合到所述第三节点的栅极，并且其中所述第七fet和所述第八fet中的每个fet都配置有所述第二有效w/l。15.根据权利要求14所述的装置，还包括：第一钟控门，包括耦合到所述第一节点的输出；以及第二钟控门，包括耦合到所述第一节点的输入和耦合到所述第三节点的输出。16.根据权利要求15所述的装置，还包括：多路复用器，包括用以接收第一数据信号的第一输入、用以接收第二数据信号的第二输入、以及耦合到所述第一钟控门的输入的输出；以及输出驱动器，包括耦合到所述第三节点的输入、以及用以产生所述第一数据信号或所述第二数据信号中的被选择的一个数据信号的输出。17.根据权利要求1所述的装置，其中：所述第一反相器包括第一支路和第二支路，所述第一支路处于所述第一电压轨和所述第一节点之间并且包括所述第一fet，所述第二支路处于所述第二电压轨和所述第一节点之间并且包括所述第二fet；所述第二反相器包括第三支路和第四支路，所述第三支路处于所述第一电压轨和所述第二节点之间并且包括所述第三fet，所述第四支路处于所述第二电压轨和所述第二节点之间并且包括所述第四fet；并且所述第一支路、所述第二支路、所述第三支路和所述第四支路具有基本上相同的导通电阻。18.一种装置，包括：第一锁存器，包括：第一钟控反相器，包括耦合到第一节点的输出和耦合到第二节点的输入，其中所述第一钟控反相器被配置为分别在所述第一节点与第一电压轨和所述第一节点与第二电压轨之间提供第一晶体管导通电阻和第二晶体管导通电阻；以及第一非钟控反相器，包括耦合到所述第一节点的输入和耦合到所述第二节点的输出，其中所述第一非钟控反相器被配置为分别在所述第二节点与所述第一电压轨和所述第二节点与第二电压轨之间提供第三晶体管导通电阻和第四晶体管导通电阻，其中所述第一晶体管导通电阻、所述第二晶体管导通电阻、所述第三晶体管导通电阻和所述第四晶体管导通电阻基本上相同。19.根据权利要求18所述的装置，其中所述第一锁存器还包括：第一负反馈电路，被配置为基于所述第一节点处的第一电压将所述第二节点耦合到第一电压轨或第二电压轨；以及第二负反馈电路，被配置为基于所述第二节点处的第二电压将所述第一节点耦合到所述第一电压轨或所述第二电压轨。
20.根据权利要求19所述的装置，其中所述第一钟控反相器和所述第二负反馈电路由钟控使能。21.根据权利要求18所述的装置，还包括第二锁存器，所述第二锁存器包括：第二钟控反相器，包括耦合到第三节点的输出和耦合到第四节点的输入，其中所述第二钟控反相器被配置为分别在所述第三节点与所述第一电压轨和所述第三节点与第二电压轨之间提供第五晶体管导通电阻和第六晶体管导通电阻；以及第二非钟控反相器，包括耦合到所述第三节点的输入和耦合到所述第四节点的输出，其中所述第二非钟控反相器被配置为分别在所述第四节点与所述第一电压轨和所述第四节点与第二电压轨之间提供第七晶体管导通电阻和第八晶体管导通电阻，其中所述第五晶体管导通电阻、所述第六晶体管导通电阻、所述第七晶体管导通电阻和所述第八晶体管导通电阻基本上相同。22.一种装置，包括：第一反相器，包括耦合到第一节点的输出和耦合到第二节点的输入；第一负反馈电路，包括：第一场效应晶体管(fet)，耦合在第一电压轨和所述第二节点之间，其中第一fet包括耦合到所述第一节点的栅极；以及第二fet，耦合在所述第二节点和第二电压轨之间，其中所述第二fet包括耦合到所述第一节点的栅极；第二反相器，包括耦合到所述第二节点的输出和耦合到所述第一节点的输入；以及第二负反馈电路，包括：第三fet，耦合在所述第一电压轨和所述第一节点之间，其中所述第三fet包括耦合到所述第二节点的栅极；以及第四fet，耦合在所述第一节点和所述第二电压轨之间，其中所述第四fet包括耦合到所述第二节点的栅极。23.根据权利要求22所述的装置，其中所述第二负反馈电路还包括：第五fet，耦合在所述第三fet和所述第一节点之间，其中所述第五fet包括用以接收互补时钟的栅极；以及第六fet，耦合在所述第一节点和所述第四fet之间，其中所述第六fet包括用以接收非互补时钟的栅极。24.根据权利要求22所述的装置，其中所述第二负反馈电路还包括：第五fet，耦合在所述第三fet和所述第一节点之间，其中所述第五fet包括用以接收非互补时钟的栅极；以及第六fet，耦合在所述第一节点和所述第四fet之间，其中所述第六fet包括以接收互补时钟的栅极。25.根据权利要求22所述的装置，其中所述第一反相器包括：第五fet，耦合在所述第一电压轨和所述第一节点之间，其中所述第五fet包括耦合到所述第二节点的栅极；以及第六fet，耦合在所述第一节点和所述第二电压轨之间，其中所述第六fet包括耦合到所述第二节点的栅极。
26.根据权利要求25所述的装置，其中所述第一反相器还包括：第七fet，耦合在所述第五fet和所述第一节点之间，其中所述第七fet包括用以接收互补时钟的栅极；以及第八fet，耦合在所述第一节点和所述第六fet之间，其中所述第八fet包括用以接收非互补时钟的栅极。27.根据权利要求25所述的装置，其中所述第一反相器还包括：第七fet，耦合在所述第五fet和所述第一节点之间，其中所述第七fet包括用以接收非互补时钟的栅极；以及第八fet，耦合在所述第一节点和所述第六fet之间，其中所述第八fet包括用以接收互补时钟的栅极。28.根据权利要求22所述的装置，其中：所述第一负反馈电路被配置为：响应于所述第一节点处的第一电压与所述第二电压轨上的电源电压基本上相同来导通所述第一fet并且关断所述第二fet；以及响应于所述第一节点处的所述第一电压与所述第一电压轨上的电源电压基本上相同来关断所述第一fet并且导通所述第二fet；以及所述第二负反馈电路被配置为：响应于所述第二节点处的第二电压与所述第二电压轨上的电源电压基本上相同来导通所述第三fet并且关断所述第四fet；以及响应于所述第二节点处的所述第二电压与所述第一电压轨处的电源电压基本上相同来关断所述第三fet并且导通所述第四fet。29.一种装置，包括：第一锁存器，包括：第一钟控反相器，包括耦合到第一节点的输出和耦合到第二节点的输入；第一非钟控反相器，包括耦合到所述第一节点的输入和耦合到所述第二节点的输出；第一负反馈电路，被配置为基于所述第一节点处的第一电压来将所述第二节点耦合到第一电压轨或第二电压轨；以及第二负反馈电路，被配置为基于所述第二节点处的第二电压来将所述第一节点耦合到所述第一电压轨或所述第二电压轨。30.根据权利要求29所述的装置，其中所述第一钟控反相器和所述第二负反馈电路由时钟的第一相位使能。31.根据权利要求30所述的装置，还包括：第一钟控门，包括第一输入和第一输出，所述第一输出耦合到所述第一锁存器的所述第一节点；第二钟控门，包括第二输入和第二输出，所述第二输入耦合到所述第一锁存器的所述第一节点；以及第二锁存器，包括：第二钟控反相器，包括耦合到第三节点的输出和耦合到第四节点的输入，其中所述第三节点耦合到所述第二钟控门的所述第二输出；
第二非钟控反相器，包括耦合到所述第三节点的输入和耦合到所述第四节点的输出；第三负反馈电路，被配置为基于所述第三节点处的第三电压将所述第四节点耦合到所述第一电压轨或所述第二电压轨；以及第四负反馈电路，被配置为基于所述第四节点处的第四电压将所述第三节点耦合到所述第一电压轨或所述第二电压轨。32.根据权利要求31所述的装置，其中所述第二钟控反相器和所述第四负反馈电路由所述时钟的第二相位使能，其中所述第二相位不同于所述第一相位。

技术总结
本公开涉及一种锁存器，包括：第一反相器，具有配置有第一沟道宽长比(W/L)的第一对场效应晶体管(FET)；以及第二反相器，具有配置有不同于该第一W/L的第二W/L的第二对FET。另一锁存器包括第一反相器和第二反相器；第一负反馈电路，包括耦合在第一电压轨和第二电压轨之间的第一FET和第二FET，该第一反相器的输入耦合在该第一FET和该第二FET之间，并且该第一FET和该第二FET包括耦合到该第一反相器的输出的栅极；以及第二负反馈电路，包括耦合在该第一电压轨和第二电压轨之间的第三FET和第四FET，该第二反相器的输入耦合在该第三FET和该第四FET之间，并且该第三FET和该第四FET包括耦合到该第二反相器的输出的栅极。到该第二反相器的输出的栅极。到该第二反相器的输出的栅极。


技术研发人员：H
受保护的技术使用者：高通股份有限公司
技术研发日：2021.12.03
技术公布日：2023/8/4