输出驱动器以及输出驱动方法与流程

1.本发明涉及输出驱动器设计，尤其涉及一种使用反馈网络来实现回转率削减(slew rate reduction)的输出驱动器以及相关的输出驱动方法。


背景技术：

2.半导体装置中所使用的输出驱动器是用来根据来自内部元件的数据以驱动外部元件的驱动电路，输出驱动器的回转率(slew rate)是一种表示输出信号的电压电平多快产生改变的指标，其可被定义为单位时间中电压电平变化的斜率，因此，较大的回转率即是表示输出信号具有较陡峭的斜率，这代表电压电平在较短时间内产生改变。一般来说，回转率削减可用来减轻电磁干扰(electromagnetic interference，emi)的问题，然而，传统回转率削减设计并不具有成本效益(cost effective)且遭受效能不佳的困扰，故极需一种创新的回转率削减设计。


技术实现要素：

3.本发明的目的之一在于提出一种使用反馈网络来实现回转率削减的输出驱动器以及相关的输出驱动方法。
4.在本发明的一个实施例中，公开一种输出驱动器，该输出驱动器包含一第一预驱动电路、一第一驱动电路、一第二预驱动电路、一第二驱动电路以及一反馈网络。该第一预驱动电路用以接收一第一数据输入信号来产生一第一预驱动输出信号。该第一驱动电路，用以接收该第一预驱动输出信号来产生一第一数据输出信号。该第二预驱动电路用以接收一第二数据输入信号来产生一第二预驱动输出信号。该第二驱动电路用以接收该第二预驱动输出信号来产生一第二数据输出信号，其中该第一数据输入信号与该第二数据输入信号为该输出驱动器的一差动输入。该反馈网络用以依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行一锁存操作。
5.在本发明的另一个实施例中，公开一种输出驱动方法。该输出驱动方法包含：接收一第一数据输入信号来产生一第一预驱动输出信号；接收该第一预驱动输出信号来产生一第一数据输出信号；接收一第二数据输入信号来产生一第二预驱动输出信号，其中该第一数据输入信号与该第二数据输入信号为一差动输入；接收该第二预驱动输出信号来产生一第二数据输出信号；以及依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行一锁存操作。
6.在本发明的再另一个实施例中，公开一种输出驱动器。该输出驱动器包含一第一驱动电路、一第一预驱动电路以及一反馈网络。该第一预驱动电路用以将一第一预驱动输出信号输入至该第一驱动电路的一输入端口，来驱动该第一驱动电路。该反馈网络用以于该第一驱动电路的该输入端口发生一电压电平转换的期间，提供一第二信号给该第一驱动电路，该第二信号具有与该第一预驱动输出信号相同的该电压电平转换，但延迟落后于该第一预驱动输出信号。
附图说明
7.图1为本发明一实施例的具备有效回转率削减的输出驱动器的示意图。
8.图2为传统输出驱动器(不具有反馈网络)以及本技术所提出的输出驱动器(具有反馈网络)双方之间的比较的示意图。
9.图3为本发明一实施例的采用基于反相器的反馈网络的第一种输出驱动器的示意图。
10.图4为本发明一实施例的采用基于反相器的反馈网络的第二种输出驱动器的示意图。
11.图5为本发明一实施例的采用基于反相器的反馈网络的第三种输出驱动器的示意图。
12.图6为本发明一实施例的采用基于反相器的反馈网络的第四种输出驱动器的示意图。
13.图7为本发明一实施例的采用基于反相器的反馈网络的第五种输出驱动器的示意图。
14.图8为本发明一实施例的采用基于反相器的反馈网络的第六种输出驱动器的示意图。
15.图9为本发明一实施例的采用基于反相器的反馈网络的第七种输出驱动器的示意图。
16.图10为本发明一实施例的采用基于反相器的反馈网络的第八种输出驱动器的示意图。
17.【符号说明】
18.100，300，400，500，600，700，800，900，1000:输出驱动器
19.102，302，402，502，602，702，802，902，1002:反馈网络
20.304，306，404，406，504，506，604，606，704，706，804，806，904，906，1004，1006:反馈路径
21.i1，i2:预驱动电路
22.i3，i4:驱动电路
23.i5，i6，i7，i8，i9，i
10
，i
11
，i
12
:反相器电路
24.data，数据输入信号
25.data_in，预驱动输出信号
26.data_out，数据输出信号
27.vdd:高逻辑电平
28.vss:低逻辑电平
29.dv:电压增量
30.dvxa:电压减量
[0031]-a:负增益
[0032]
t1，t2:时段
[0033]
t，t’:转换的所需时间
[0034]
en，en1，en2:致能信号
具体实施方式
[0035]
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”或“耦合”一词在此包含任何直接及间接的电性连接手段，因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接于该第二装置，或者通过其它装置和连接手段间接地电性连接至该第二装置。
[0036]
一般而言，传统回转率削减设计会因为使用电容阵列(capacitor array)而占用很大的晶粒面积，或者是因为在前一级使用电阻-电容(resistor-capacitor，rc)控制而呈现不明显的调校效果，因此，极需一种创新的回转率削减设计，其可有效地降低输出驱动器的回转率，且无需占用很大的芯片面积。
[0037]
图1为本发明一实施例的具备有效回转率削减的输出驱动器的示意图。举例来说，但本发明不限于此，输出驱动器100可以是串行器/解串器(serializer/deserializer，serdes)电路的传送(transmission，tx)输出驱动器。如图1所示，输出驱动器100包含多个预驱动电路(pre-driver circuit)i1、i2、多个驱动电路(driver circuit)i3、i4以及一反馈网络(feedback network)102。输出驱动器100接收一差动输入(包含数据输入信号data以及数据输入信号)。预驱动电路i1与后续的驱动电路i3位于一信号路径，以及预驱动电路i2与后续的驱动电路i4则是位于另一信号路径。明确来说，预驱动电路i1是用以接收数据输入信号data以产生一预驱动输出信号驱动电路i3是用以接收预驱动输出信号以产生一数据输出信号data_out，预驱动电路i2是用以接收数据输入信号(其为数据输入信号data的反相版本)以产生一预驱动输出信号data_in，驱动电路i4是用以接收预驱动输出信号data_in以产生一数据输出信号(其为数据输出信号data_out的反相版本)。反馈网络102是用以依据数据输出信号data_out以及数据输出信号来对预驱动输出信号与预驱动输出信号data_in执行一锁存操作(latching operation)。在本实施例中，当数据输入信号data与数据输入信号具有电平转换(level transition)时，反馈网络102可另作为回转率控制电路，举例来说，反馈网络102可以提供有效回转率削减给输出驱动器100以减轻电磁干扰的问题，且无需占用很大的芯片面积。
[0038]
图2为传统输出驱动器(不具有反馈网络102)以及本技术所提出的输出驱动器(具有反馈网络102)双方之间的比较的示意图。当预驱动输出信号被传统输出驱动器(不具有反馈网络102)的预驱动电路i1所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，预驱动输出信号在时段t2中会具有电压增量(voltage increment)dv，以及数据输出信号data_out会因为驱动电路i3的负增益-a而在时段t2中具有电压减量(voltage decrement)dvxa。当预驱动输出信号被本技术所提出的输出驱动器100(具有反馈网络102)的预驱动电路i1所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，预驱动输出信号在时段t1中具有电压增量dv，以及数据输出信号data_out会因为驱动电路i3的负增益-a而在时段t1中具有电压减量dvxa，
其中t1》t2。为了提供更佳的观测，图示中的波形被夸大显示，使得有关于传统输出驱动器的dvxa看起来不同于有关于本技术所提出的输出驱动器100的dvxa，然而，两者大致上是要相同的。相较于传统输出驱动器(不具有反馈网络102)，本技术所提出的输出驱动器100(具有反馈网络102)可产生具有较低回转率的数据输出信号data_out，既然本技术所提出的输出驱动器100(具有反馈网络102)所输出的数据输出信号data_out的回转率可有效地低于传统输出驱动器(不具有反馈网络102)所输出的数据输出信号data_out的回转率，因此完成高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换的所需时间t会远长于t’，如图2所示，反馈网络102可以提供有效的回转率削减给输出驱动器100，以减轻电磁干扰的问题。
[0039]
在本发明的一些实施例中，反馈网络102可以用反相器(inverter)，像是互补金属氧化物半导体(complementary metal-oxide semiconductor，cmos)反相器，来加以实作，由于没有使用任何电容阵列，故反馈网络102不会占用很大的芯片面积。为了更佳理解本发明的技术特征，反馈网络102的多种电路设计会参照伴随的图示来加以说明。
[0040]
图3为本发明一实施例的采用基于反相器的反馈网络的第一种输出驱动器的示意图。输出缓冲器300是基于图1所示的输出缓冲器架构，并具有反馈网络302(由多个反相器电路i5、i6、i7、i8所实作)，反馈网络302具有两个反馈路径304、306，且每一反馈路径具有串接的偶数个反相器电路，如图3所示，反馈路径304耦接于驱动电路i4的输出端口与预驱动电路i1的输出端口之间，而反馈路径306则是耦接于驱动电路i3的输出端口与预驱动电路i2的输出端口之间，其中两个反相器电路i5、i7位于反馈路径304上，以及两个反相器电路i6、i8位于反馈路径306上。每个反相器电路可以在其输入电压具有低逻辑电平(例如vss)时驱动其输出电压朝向高逻辑电平(例如vdd)，以及可以在其输入电压具有高逻辑电平(例如vdd)时驱动其输出电压朝向低逻辑电平(例如vss)。此外，反相器电路i5、i6、i7、i8是由致能信号en所控制，当反相器电路i5、i6、i7、i8被致能信号en所启用(例如en＝1)时，回转率削减功能会运行，而当反相器电路i5、i6、i7、i8被致能信号en所关闭(例如en＝0)时，回转率削减功能则不会运行。
[0041]
考虑差动输入(包含数据输入信号data与数据输入信号)所代表的二进位数值分别由“1”改变至“0”以及由“0”改变至“1”的一个例子。预驱动输出信号被输出驱动器300的预驱动电路i1所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换，数据输出信号data_out被输出驱动器300的驱动电路i3所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，预驱动输出信号data_in被输出驱动器300的预驱动电路i2所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，以及数据输出信号被输出驱动器300的驱动电路i4所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换。
[0042]
由于反相器电路i6、i8本身固有的传播延迟(propagation delay)，反相器电路i8所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时仍然会高于预驱动电路i2所驱动的输出电压，如此一来，在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时，反馈路径306会尝试将预驱动输出信号data_in锁存在较高的电压，因此，预驱动输出信号data_in的回转率便可在电平转换期间被反馈路径306所降低。
[0043]
同样地，由于反相器电路i5、i7本身固有的传播延迟，反相器电路i7所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i1正在驱动预驱动输出信号以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时仍然会低于预驱动电路i1所驱动的输出电压，如此一来，在预驱动电路i1正在驱动预驱动输出信号以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，反馈路径304会尝试将预驱动输出信号锁存在较低的电压，因此，预驱动输出信号的回转率便可在电平转换期间被反馈路径304所降低。
[0044]
考虑差动输入(包含数据输入信号data与数据输入信号)所代表的二进位数值分别由“0”改变至“1”以及由“1”改变至“0”的另一个例子。预驱动输出信号被输出驱动器300的预驱动电路i1所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，数据输出信号data_out被输出驱动器300的驱动电路i3所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换，预驱动输出信号data_in被输出驱动器300的预驱动电路i2所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换，以及数据输出信号被输出驱动器300的驱动电路i4所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换。
[0045]
由于反相器电路i6、i8本身固有的传播延迟，反相器电路i8所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时仍然会低于预驱动电路i2所驱动的输出电压，如此一来，在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，反馈路径306会尝试将预驱动输出信号data_in锁存在较低的电压，因此，预驱动输出信号data_in的回转率便可在电平转换期间被反馈路径306所降低。
[0046]
同样地，由于反相器电路i5、i7本身固有的传播延迟，反相器电路i7所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i1正在驱动预驱动输出信号以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时仍然会高于预驱动电路i1所驱动的输出电压，如此一来，在预驱动电路i1正在驱动预驱动输出信号以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时，反馈路径304会尝试将预驱动输出信号锁存在较高的电压，因此，预驱动输出信号的回转率便可在电平转换期间被反馈路径304所降低。
[0047]
请注意，预驱动电路i1的驱动能力需要高于反馈路径304的驱动能力，以确保预驱动输出信号最终可以在“0”与“1”之间成功地转换，以及预驱动电路i2的驱动能力需要高于反馈路径306的驱动能力，以确保预驱动输出信号data_in最终可以在“0”与“1”之间成功地转换。
[0048]
在本发明的一些实施例中，额外的反相器电路可以加入至反馈网络来增加反馈网络的延迟(latency)，因而可造成更多的回转率削减。图4为本发明一实施例的采用基于反相器的反馈网络的第二种输出驱动器的示意图。输出驱动器400是基于图1所示的输出驱动器架构，并具有反馈网络402(由多个反相器电路i5、i6、i7、i8、i9、i
10
所实作)，反馈网络402具有两个反馈路径404、406，且每一反馈路径具有串接的偶数个反相器电路，反馈网络302、
402之间的主要差异在于反馈网络402具有耦接于反馈路径404、406之间额外的反相器电路i9、i
10
，如图4所示，反相器电路i9具有耦接至反相器电路i6的输出端口以及反相器电路i8的输入端口的一输入端口，并具有耦接至反相器电路i5的输出端口以及反相器电路i7的输入端口的一输出端口；以及反相器电路i
10
具有其耦接至反相器电路i5的输出端口以及反相器电路i7的输入端口的一输入端口，并具有耦接至反相器电路i6的输出端口以及反相器电路i8的输入端口的一输出端口。此外，反相器电路i5、i6、i7、i8由致能信号en1所控制，以及反相器电路i9、i
10
则由致能信号en2所控制。当反相器电路i5、i6、i7、i8被致能信号en1所启用(en1＝1)以及反相器电路i9、i
10
被致能信号en2所关闭(en2＝0)时，则正常的回转率削减功能会运行。当反相器电路i5、i6、i7、i8被致能信号en1所启用(en1＝1)以及反相器电路i9、i
10
被致能信号en2所启用(en2＝1)时，则强化的回转率削减功能会运行。当反相器电路i5、i6、i7、i8被致能信号en1所关闭(en1＝0)以及反相器电路i9、i
10
被致能信号en2所关闭(en2＝0)时，则没有回转率削减功能会被运行。
[0049]
关于图4所示的实施例，额外的反相器电路i9、i
10
位于反相器电路i5、i6的输出侧以及位于反相器电路i7、i8的输入侧，因此，反相器电路i9、i
10
的插入可以增加反馈网络402的延迟，但仅会对信号路径造成微乎其微的影响。然而，这仅作为范例说明，并非作为本发明的限制，任何使用额外的反相器电路来得到更多回转率削减的反馈网络设计均落入本发明的范围。此外，既然额外的反相器电路i9、i
10
位于反相器电路i5、i6的输出侧，从驱动电路i3、i4的输出侧所看到的输出阻抗便不会包含反相器电路i9、i
10
，有鉴于此，在没有回转率削减功能会被运行的情况下，用来降低回转率的反相器电路i9、i
10
并不会对数据输出信号data_out、带来负载增加的副作用。
[0050]
图5为本发明一实施例的采用基于反相器的反馈网络的第三种输出驱动器的示意图。输出驱动器500是基于图1所示的输出驱动器架构，并具有反馈网络502(由多个反相器电路i5、i6、i7、i8、i9、i
10
所实作)，反馈网络502具有两个反馈路径504、506，且每一反馈路径具有串接的偶数个反相器电路，反馈网络402、502之间的主要差异在于反馈网络502具有耦接于反馈路径504、506之间且位于反相器i5、i6的输入侧的额外的反相器电路i9、i
10
，明确来说，反相器电路i9具有耦接至反相器电路i6的输入端口的一输入端口以及耦接至反相器电路i5的输入端口的一输出端口，反相器电路i
10
具有耦接至反相器电路i5的输入端口的一输入端口以及耦接至反相器电路i6的输入端口的一输出端口，同样可达到增加反馈网络的延迟的目的。
[0051]
图6为本发明一实施例的采用基于反相器的反馈网络的第四种输出驱动器的示意图。输出驱动器600是基于图1所示的输出驱动器架构，并具有反馈网络602(由多个反相器电路i5、i6、i7、i8、i9、i
10
所实作)，反馈网络602具有两个反馈路径604、606，且每一反馈路径具有串接的偶数个反相器电路，反馈网络402、602之间的主要差异在于反馈网络602具有耦接于反馈路径604、606之间且位于反相器i7、i8的输出侧的额外的反相器电路i9、i
10
，明确来说，反相器电路i9具有耦接至反相器电路i8的输出端口的一输入端口以及耦接至反相器电路i7的输出端口的一输出端口，反相器电路i
10
具有耦接至反相器电路i7的输出端口的一输入端口以及耦接至反相器电路i8的输出端口的一输出端口，同样可达到增加反馈网络的延迟的目的。
[0052]
在图3～图6所示的上述实施例中，反馈网络302、402、502、602是通过交叉耦合
(cross-coupling)配置来执行锁存操作，然而，这仅作为范例说明之用，并未用来作为本发明的限制。
[0053]
图7为本发明一实施例的采用基于反相器的反馈网络的第五种输出驱动器的示意图。输出缓冲器700是基于图1所示的输出缓冲器架构，并具有反馈网络702(由多个反相器电路i5、i6、i7、i8、i9、i
10
所实作)，反馈网络702具有两个反馈路径704、706，且每一反馈路径具有串接的奇数个反相器电路，如图7所示，反馈路径704耦接于驱动电路i3的输出端口与预驱动电路i1的输出端口之间，而反馈路径706则是耦接于驱动电路i4的输出端口与预驱动电路i2的输出端口之间，其中三个反相器电路i5、i7、i9位于反馈路径704上，以及三个反相器电路i6、i8、i
10
位于反馈路径706上。此外，反相器电路i5、i6、i7、i8、i9、i
10
是由致能信号en所控制，当反相器电路i5、i6、i7、i8、i9、i
10
被致能信号en所启用(例如en＝1)时，回转率削减功能会运行，而当反相器电路i5、i6、i7、i8、i9、i
10
被致能信号en所关闭(例如en＝0)时，回转率削减功能则不会运行。
[0054]
考虑差动输入(包含数据输入信号data与数据输入信号)所代表的二进位数值分别由“1”改变至“0”以及由“0”改变至“1”的一个例子。预驱动输出信号被输出驱动器700的预驱动电路i1所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换，数据输出信号data_out被输出驱动器700的驱动电路i3所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，预驱动输出信号data_in被输出驱动器700的预驱动电路i2所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，以及数据输出信号被输出驱动器700的驱动电路i4所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换。
[0055]
由于反相器电路i6、i8、i
10
本身固有的传播延迟，反相器电路i
10
所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时仍然会高于预驱动电路i2所驱动的输出电压，如此一来，在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时，反馈路径706会尝试将预驱动输出信号data_in锁存在较高的电压，因此，预驱动输出信号data_in的回转率便可在电平转换期间被反馈路径706所降低。
[0056]
同样地，由于反相器电路i5、i7、i9本身固有的传播延迟，反相器电路i9所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i1正在驱动预驱动输出信号以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时仍然会低于预驱动电路i1所驱动的输出电压，如此一来，在预驱动电路i1正在驱动预驱动输出信号以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，反馈路径704会尝试将预驱动输出信号锁存在较低的电压，因此，预驱动输出信号的回转率便可在电平转换期间被反馈路径704所降低。
[0057]
考虑差动输入(包含数据输入信号data与数据输入信号)所代表的二进位数值分别由“0”改变至“1”以及由“1”改变至“0”的另一个例子。预驱动输出信号被输出驱动器700的预驱动电路i1所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换，数据输出信号data_out被输出驱动器700的驱动电路i3所驱动而具有自低逻
辑电平(例如vss)至高逻辑电平(例如vdd)的转换，预驱动输出信号data_in被输出驱动器700的预驱动电路i2所驱动而具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换，以及数据输出信号被输出驱动器700的驱动电路i4所驱动而具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换。
[0058]
由于反相器电路i6、i8、i
10
本身固有的传播延迟，反相器电路i
10
所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时仍然会低于预驱动电路i2所驱动的输出电压，如此一来，在预驱动电路i2正在驱动预驱动输出信号data_in以使其具有自低逻辑电平(例如vss)至高逻辑电平(例如vdd)的转换时，反馈路径706会尝试将预驱动输出信号data_in锁存在较低的电压，因此，预驱动输出信号data_in的回转率便可在电平转换期间被反馈路径706所降低。
[0059]
同样地，由于反相器电路i5、i7、i9本身固有的传播延迟，反相器电路i9所驱动的输出电压可能不会立即对电平转换有所响应，且可能会在预驱动电路i1正在驱动预驱动输出信号以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时仍然会高于预驱动电路i1所驱动的输出电压，如此一来，在预驱动电路i1正在驱动预驱动输出信号以使其具有自高逻辑电平(例如vdd)至低逻辑电平(例如vss)的转换时，反馈路径704会尝试将预驱动输出信号锁存在较高的电压，因此，预驱动输出信号的回转率便可在电平转换期间被反馈路径704所降低。
[0060]
请注意，预驱动电路i1的驱动能力需要高于反馈路径704的驱动能力，以确保预驱动输出信号最终可以在“0”与“1”之间成功地转换，以及预驱动电路i2的驱动能力需要高于反馈路径706的驱动能力，以确保预驱动输出信号data_in最终可以在“0”与“1”之间成功地转换。
[0061]
在本发明的一些实施例中，额外的反相器电路可以加入至反馈网络来增加反馈网络的延迟，因而可造成更多的回转率削减。图8为本发明一实施例的采用基于反相器的反馈网络的第六种输出驱动器的示意图。输出驱动器800是基于图1所示的输出驱动器架构，并具有反馈网络802(由多个反相器电路i5、i6、i7、i8、i9、i
10
、i
11
、i
12
所实作)，反馈网络802具有两个反馈路径804、806，且每一反馈路径具有串接的奇数个反相器电路，反馈网络802、702之间的主要差异在于反馈网络802具有耦接至反馈路径804的额外的反相器电路i
11
以及耦接至反馈路径806的额外的反相器电路i
12
，如图8所示，反相器电路i
11
具有耦接至反相器电路i7的输出端口的一输入端口以及耦接至反相器电路i7的输入端口的一输出端口；以及反相器电路i
12
具有耦接至反相器电路i8的输出端口的一输入端口以及耦接至反相器电路i8的输入端口的一输出端口。此外，反相器电路i5、i6、i7、i8、i9、i
10
由致能信号en1所控制，以及反相器电路i
11
、i
12
由致能信号en2所控制。当反相器电路i5、i6、i7、i8、i9、i
10
被致能信号en1所启用(en1＝1)以及反相器电路i9、i
10
被致能信号en2所关闭(en2＝0)时，则正常的回转率削减功能会运行。当反相器电路i5、i6、i7、i8、i9、i
10
被致能信号en1所启用(en1＝1)以及反相器电路i
11
、i
12
被致能信号en2所启用(en2＝1)时，则强化的回转率削减功能会运行。当反相器电路i5、i6、i7、i8、i9、i
10
被致能信号en1所关闭(en1＝0)以及反相器电路i
11
、i
12
被致能信号en2所关闭(en2＝0)，则没有回转率削减功能会被运行。
[0062]
关于图8所示的实施例，额外的反相器电路i
11
连接在反相器电路i7的两端以及额外的反相器电路i
12
连接在反相器电路i8的两端，因此，反相器电路i
11
、i
12
的插入可以增加反馈网络802的延迟，且仅会对信号路径造成微乎其微的影响。然而，这仅作为范例说明，并非作为本发明的限制，任何使用额外的反相器电路来得到更多回转率削减的反馈网络设计均落入本发明的范围。
[0063]
图9为本发明一实施例的采用基于反相器的反馈网络的第七种输出驱动器的示意图。输出驱动器900是基于图1所示的输出驱动器架构，并具有反馈网络902(由多个反相器电路i5、i6、i7、i8、i9、i
10
、i
11
、i
12
所实作)，反馈网络902具有两个反馈路径904、906，且每一反馈路径具有串接的奇数个反相器电路，反馈网络802、902之间的主要差异在于反馈网络902具有耦接于反相器电路i5的两端的额外的反相器电路i
11
以及耦接于反相器电路i6的两端的额外的反相器电路i
12
，明确来说，反相器电路i
11
具有耦接至反相器电路i5的输出端口的一输入端口以及耦接至反相器电路i5的输入端口的一输出端口，以及反相器电路i
12
具有耦接至反相器电路i6的输出端口的一输入端口以及耦接至反相器电路i6的输入端口的一输出端口，同样可达到增加反馈网络的延迟的目的。
[0064]
图10为本发明一实施例的采用基于反相器的反馈网络的第八种输出驱动器的示意图。输出驱动器1000是基于图1所示的输出驱动器架构，并具有反馈网络1002(由多个反相器电路i5、i6、i7、i8、i9、i
10
、i
11
、i
12
所实作)，反馈网络1002具有两个反馈路径1004、1006，且每一反馈路径具有串接的奇数个反相器电路，反馈网络802、1002之间的主要差异在于反馈网络1002具有耦接于反相器电路i9的两端的额外的反相器电路i
11
以及耦接于反相器电路i
10
的两端的额外的反相器电路i
12
，明确来说，反相器电路i
11
具有耦接至反相器电路i9的输出端口的一输入端口以及耦接至反相器电路i9的输入端口的一输出端口，以及反相器电路i
12
具有耦接至反相器电路i
10
的输出端口的一输入端口以及耦接至反相器电路i
10
的输入端口的一输出端口，同样可达到增加反馈网络的延迟的目的。
[0065]
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

技术特征：
1.一种输出驱动器，包含：第一预驱动电路，用以接收第一数据输入信号来产生第一预驱动输出信号；第一驱动电路，用以接收该第一预驱动输出信号来产生第一数据输出信号；第二预驱动电路，用以接收第二数据输入信号来产生第二预驱动输出信号；第二驱动电路，用以接收该第二预驱动输出信号来产生第二数据输出信号，其中该第一数据输入信号与该第二数据输入信号为该输出驱动器的差动输入；以及反馈网络，用以依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行锁存操作。2.如权利要求1所述的输出驱动器，其中该反馈网络包含：第一反馈路径，耦接于该第一驱动电路的输出端口以及该第二预驱动电路的输出端口之间；以及第二反馈路径，耦接于该第二驱动电路的输出端口以及该第一预驱动电路的输出端口之间。3.如权利要求2所述的输出驱动器，其中该第一反馈路径以及该第二反馈路径中的每一个包含有串接的偶数个反相器电路。4.如权利要求3所述的输出驱动器，其中该第一反馈路径包含第一反相器电路，该第二反馈路径包含第二反相器电路，以及该反馈网络还包含：第三反相器电路，具有耦接至该第二反相器电路的输出端口的输入端口以及耦接至该第一反相器电路的输出端口的输出端口；以及第四反相器电路，具有耦接至该第一反相器电路的该输出端口的输入端口以及耦接至该第二反相器电路的该输出端口的输出端口。5.如权利要求3所述的输出驱动器，其中该第一反馈路径包含第一反相器电路，该第二反馈路径包含第二反相器电路，以及该反馈网络还包含：第三反相器电路，具有耦接至该第二反相器电路的输入端口的输入端口以及耦接至该第一反相器电路的输入端口的输出端口；以及第四反相器电路，具有耦接至该第一反相器电路的该输入端口的输入端口以及耦接至该第二反相器电路的该输入端口的输出端口。6.如权利要求1所述的输出驱动器，其中该反馈网络包含：第一反馈路径，耦接于该第一驱动电路的输出端口以及该第一预驱动电路的输出端口之间；以及第二反馈路径，耦接于该第二驱动电路的输出端口以及该第二预驱动电路的输出端口之间。7.如权利要求6所述的输出驱动器，其中该第一反馈路径以及该第二反馈路径中的每一个包含有串接的奇数个反相器电路。8.如权利要求7所述的输出驱动器，其中该第一反馈路径包含第一反相器电路，该第二反馈路径包含第二反相器电路，以及该反馈网络还包含：第三反相器电路，具有耦接至该第一反相器电路的输出端口的输入端口以及耦接至该第一反相器电路的输入端口的输出端口；以及第四反相器电路，具有耦接至该第二反相器电路的输出端口的输入端口以及耦接至该
第二反相器电路的输入端口的输出端口。9.如权利要求1所述的输出驱动器，其中该输出驱动器为串行器/解串器电路的一部分。10.一种输出驱动方法，包含：接收第一数据输入信号来产生第一预驱动输出信号；接收该第一预驱动输出信号来产生第一数据输出信号；接收第二数据输入信号来产生第二预驱动输出信号，其中该第一数据输入信号与该第二数据输入信号为差动输入；接收该第二预驱动输出信号来产生第二数据输出信号；以及依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行锁存操作。11.如权利要求10所述的输出驱动方法，其中依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行该锁存操作的步骤包含：依据该第二数据输出信号，来对该第一预驱动输出信号执行该锁存操作；以及依据该第一数据输出信号，来对该第二预驱动输出信号执行该锁存操作。12.如权利要求11所述的输出驱动方法，其中依据该第二数据输出信号，来对该第一预驱动输出信号执行该锁存操作的步骤包含：通过具有串接的偶数个反相器电路的第一反馈路径来传递该第二数据输出信号，以对该第一预驱动输出信号执行该锁存操作；以及依据该第一数据输出信号，来对该第二预驱动输出信号执行该锁存操作的步骤包含：通过具有串接的偶数个反相器电路的第二反馈路径来传递该第一数据输出信号，以对该第二预驱动输出信号执行该锁存操作。13.如权利要求12所述的输出驱动方法，其中该第一反馈路径包含第一反相电路，该第二反馈路径包含第二反相器电路，以及依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行该锁存操作的步骤还包含：将第三反相器电路的输入端口耦接至该第二反相器电路的输出端口，以及将该第三反相器电路的输出端口耦接至该第一反相器电路的输出端口；以及将第四反相器电路的输入端口耦接至该第一反相器电路的该输出端口，以及将该第四反相器电路的输出端口耦接至该第二反相器电路的该输出端口。14.如权利要求12所述的输出驱动方法，其中该第一反馈路径包含第一反相器电路，该第二反馈路径包含第二反相器电路，以及依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行该锁存操作的步骤还包含：将第三反相器电路的输入端口耦接至该第二反相器电路的输入端口，以及将该第三反相器电路的输出端口耦接至该第一反相器电路的输入端口；以及将第四反相器电路的输入端口耦接至该第一反相器电路的该输入端口，以及将该第四反相器电路的该输入端口耦接至该第二反相器电路的该输入端口。
15.如权利要求10所述的输出驱动方法，其中依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行该锁存操作包含：依据该第一数据输出信号，来对该第一预驱动输出信号执行该锁存操作；以及依据该第二数据输出信号，来对该第二预驱动输出信号执行该锁存操作。16.如权利要求15所述的输出驱动方法，其中依据该第一数据输出信号，来对该第一预驱动输出信号执行该锁存操作的步骤包含：通过具有串接的奇数个反相器电路的第一反馈路径来传递该第一数据输出信号，以对该第一预驱动输出信号执行该锁存操作；以及依据该第二数据输出信号，来对该第二预驱动输出信号执行该锁存操作的步骤包含：通过具有串接的奇数个反相器电路的第二反馈路径来传递该第二数据输出信号，以对该第二预驱动输出信号执行该锁存操作。17.如权利要求16所述的输出驱动方法，其中该第一反馈路径包含第一反相器电路，该第二反馈路径包含第二反相器电路，以及依据该第一数据输出信号以及该第二数据输出信号，来对该第一预驱动输出信号以及该第二预驱动输出信号执行该锁存操作的步骤还包含：将第三反相器电路的输入端口耦接至该第一反相器电路的输出端口，以及将该第三反相器电路的输出端口耦接至该第一反相器电路的输入端口；以及将第四反相器电路的输入端口耦接至该第二反相器电路的输出端口，以及将该第四反相器电路的输出端口耦接至该第二反相器电路的输入端口。18.如权利要求10所述的输出驱动方法，其中该输出驱动方法应用于串行器/解串器电路。19.一种输出驱动器，包含：第一驱动电路；第一预驱动电路，用以将第一预驱动输出信号输入至该第一驱动电路的输入端口，来驱动该第一驱动电路；以及反馈网络，用以于该第一驱动电路的该输入端口发生电压电平转换的期间，提供第二信号给该第一驱动电路，该第二信号具有与该第一预驱动输出信号相同的该电压电平转换，但延迟落后于该第一预驱动输出信号。20.如权利要求19所述的输出驱动器，还包含：第二驱动电路；以及第二预驱动电路，用以驱动该第二驱动电路；其中该反馈网络基于该第一驱动电路与该第二驱动电路中的一个所输出的数据输出信号，来提供该第二信号。

技术总结
一种输出驱动器以及输出驱动方法，该输出驱动器包含第一预驱动电路、第一驱动电路、第二预驱动电路、第二驱动电路以及反馈网络。第一预驱动电路接收第一数据输入信号来产生第一预驱动输出信号。第一驱动电路接收第一预驱动输出信号来产生第一数据输出信号。第二预驱动电路预接收第二数据输入信号来产生第二预驱动输出信号，其中第一数据信号以及第二数据输入信号为输出驱动器的差动输入。第二驱动电路接收第二预驱动输出信号来产生第二数据输出信号。反馈网络依据第一数据输出信号以及第二数据输出信号，对第一预驱动输出信号以及第二预驱动输出信号执行锁存操作。二预驱动输出信号执行锁存操作。二预驱动输出信号执行锁存操作。


技术研发人员：陈焕昇
受保护的技术使用者：达发科技股份有限公司
技术研发日：2022.10.25
技术公布日：2023/8/5