集成非易失性存储器电极薄膜电阻器盖和蚀刻停止件的制作方法

1.本发明的实施例通常涉及半导体器件领域，并且更具体地涉及非易失性固态存储器器件。


背景技术：

2.一些先进的节点(14nm或更大)半导体器件可以利用金属硬掩模蚀刻方案来制造，该方案利用金属去除湿蚀刻剂。这种技术可能与使用金属顶部电极的固态非易失性存储器(nvm)单元不兼容。而且，这些金属顶部电极对于最佳或期望的nvm器件操作可能太导电。例如，可能需要电流控制器件或电流限制器件(例如，晶体管等)来控制丝形成并迫使电流在电阻随机存取存储器(rram)单元中一致。在另一示例中，由于快速的负差分电阻切换等，nvm单元可能经历电流过冲。该电流过冲可以影响nvm单元耐久性并且可以不利地影响nvm单元周围的(一个或多个)部件。


技术实现要素：

3.在本发明的一个实施例中，提供了一种非易失性存储器(nvm)。nvm包括与状态改变结构接触的顶部状态影响电极。顶部状态影响电极影响状态改变结构的可检测特性。级变更结构的可检测属性表示由nvm存储的数据值。nvm还包括顶部导线和第一薄膜电阻器(tfr)，第一薄膜电阻器(tfr)在顶部状态影响电极和顶部导线中的每一者之间并且与顶部状态影响电极和顶部导线中的每一者接触。
4.在本发明的另一实施例中，提供了一种集成电路(ic)器件制造方法。该方法包括在底部导线上方并与其成直线地形成底部状态影响电极。该方法包括在底部状态影响电极上形成状态改变结构。该方法还包括在状态改变结构上直接形成顶部状态影响电极。顶部状态影响电极影响状态改变结构的可检测特性。阶段改变结构的可检测属性表示数据值。该方法还包括在顶部状态影响电极上直接形成薄膜电阻器(tfr)。
5.在本发明的又一实施例中，提出了一种集成电路(ic)器件制造方法。该方法包括在底部导线上直接形成底部薄膜电阻器(tfr)。该方法还包括形成与底部导线成直线并直接在tfr上的底部状态影响电极。底部薄膜晶体管将底部导线与底部状态影响电极串联地电连接。该方法还包括在底部状态影响电极上形成状态改变结构。该方法还包括在状态改变结构上直接形成顶部状态影响电极。顶部状态影响电极影响状态改变结构的可检测特性。阶段改变结构的可检测属性表示数据值。该方法还包括在顶部状态影响电极上直接形成顶部tfr。
6.参考以下描述、所附权利要求书和附图，将更好地理解这些和其它实施例、特征、方面和优点。
附图说明
7.为了获得并详细理解本发明的上述特征，可参考在附图中示出的本发明的实施例
来对以上简要概述的本发明进行更具体的描述。
8.然而，应注意，附图仅图示本发明的典型实施例，且因此不应视为限制本发明的范围，因为本发明可允许其它等效实施例。
9.图1描绘根据本发明的各种实施例的包括集成薄膜电阻器及蚀刻停止件的相变随机存取存储器(pcram)单元的横截面。
10.图2描绘根据本发明各种实施例的包括集成薄膜电阻器及蚀刻停止件的rram单元的横截面。
11.图3描绘根据本发明各种实施例的包括集成薄膜电阻器和蚀刻停止件的磁阻随机存取存储器(mram)单元的横截面。
12.图4描绘根据本发明各种实施例的包括集成薄膜电阻器及蚀刻停止件的铁电ram(fram)单元的横截面。
13.图5描绘根据本发明的各种实施例的包括集成薄膜电阻器和蚀刻停止件的电化学ram(ecram)单元的截面。
14.图6至图14描绘根据本发明的各种实施例的形成ic器件的制造方法的制造阶段的截面图，该ic器件包括一个或多个固态nvm单元，该固态nvm单元包括集成薄膜电阻器和蚀刻停止件；以及图14示出了根据本发明的各种实施例的集成电路(ic)器件制造方法。
15.图15描绘根据本发明的各种实施例的包括集成薄膜电阻器和蚀刻停止件的rram单元的截面图。
16.图16描绘根据本发明各种实施例的包括集成薄膜电阻器及蚀刻停止件的铁电ram(fram)单元的横截面。
17.图17描绘了根据本发明的各种实施例的包括集成薄膜电阻器和蚀刻停止件的磁阻随机存取存储器(mram)单元的截面。
18.图18描绘根据本发明各种实施例的包括非易失性存储器单元的集成电路(ic)装置制造方法，所述非易失性存储器单元包括集成薄膜电阻器及蚀刻停止件。
19.图19和图20描绘根据本发明各种实施例的包括集成薄膜电阻器和蚀刻停止件的导电桥ram(cbram)单元的横截面。
20.图21描绘根据本发明的各种实施例的包括集成薄膜电阻器和蚀刻停止件的电化学ram(ecram)单元的截面图。
21.附图不一定是按比例的。附图仅仅是示意性表示，而不是要描绘本发明的特定参数。附图仅旨在描述本发明的示例性实施例。在附图中，相同的标号表示相同的元件。
具体实施方式
22.本文公开了所要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的说明。提供这些示例性实施例，使得本公开将是彻底和完整的，并且将本发明的范围完全传达给本领域技术人员。在说明书和附图中，可以省略公知特征和技术的细节，以避免不必要地模糊所呈现的实施例。
23.参考附图，其中相同的部件用相同的数字标记，下面更详细地示出和描述形成包括一个或多个pcm存储器单元100的ic器件的示例性制造步骤。应注意，虽然本说明书可能以单数时态提及ic器件的一些部件，但ic器件内可包括一个或多于一个部件。选择附图中
所描绘的特定部件和横截面定向以最佳地说明本文所描述的各种实施例。
24.一种非易失性存储单元包括串联的并且位于顶部状态影响电极和顶部导线之间的薄膜电阻器(tfr)。tfr限制或通常减小来自顶部导线的顶部状态影响电极处的电流。这样，可以提高非易失性存储器单元耐久性，并且可以限制对与非易失性存储器单元相邻的(一个或多个)部件的不利影响。当形成与顶部导线的制造相关联的顶部导线沟槽时，tfr还用作蚀刻停止件。在需要单元对称性的一些非易失性存储器单元中，可在底部导线与底部状态影响电极之间形成附加tfr。图1描绘根据本发明各种实施例的包括集成薄膜电阻器及蚀刻停止件的相变随机存取存储器(pcram)单元的横截面。
25.图1描绘根据本发明各种实施例的pcram单元100的横截面，其包括集成tfr及蚀刻停止件112，本文中称为tfr 112。
26.pcram是一种非易失性固态存储器技术，其利用相变材料(pcm)，特别是硫族化合物，例如锗-锑-碲(gst)在具有不同电阻的状态之间的可逆、热辅助切换。基本存储单元(“单元”)可被编程为呈现不同电阻特性的若干不同状态或电平。可编程单元状态可被用于表示不同的数据值，从而允许信息的存储。
27.在pcm器件中，每个单元可以被设置为至少2个状态，“set”状态和“reset”状态，其允许每单元存储一位。在对应于相变材料的完全最大非晶态状态的reset状态中，单元的电阻非常高。通过加热到高于其结晶点的温度，然后冷却，相变材料可以转变成低电阻、完全结晶状态。该低电阻状态提供单元的set状态。如果单元然后被加热到高于相变材料的熔点的高温，则材料在快速冷却时恢复到完全非晶重置状态。在多级pcm器件中，单元可以被设置为s＞2可编程状态，允许每单元存储多于一位。不同的可编程状态对应于相变材料的体积内的非晶相与结晶相的不同相对比例。明确地说，除了用于单级操作的两个状态之外，多级单元还利用中间状态，其中单元在原本结晶的pcm内包含不同体积的非晶相。由于两种材料相呈现大的电阻对比，因此改变整个单元体积内的非晶相的尺寸产生单元电阻的相应变化。
28.通过经由与各个单元相关联的一对电极将适当电压施加到相变材料来实现pcm单元中的数据的读取和写入。在写入操作中，所得编程信号致使相变材料焦耳加热到适当温度以在冷却时诱发所要单元状态。使用单元电阻作为单元状态的度量来执行pcm单元的读取。所施加的读取电压使电流流过单元，此读取电流取决于单元的电阻。因此，单元读取电流的测量提供了已编程单元状态的指示。足够低的读取电压用于此电阻度量以确保读取电压的施加不干扰经编程单元状态。然后，可以通过将电阻度量与s个可编程单元状态的预定参考电平进行比较来执行单元状态检测。
29.pcram单元100包括位于顶部电极106与加热器层及底部电极130之间的pcm体积102。所示的单元状态表示中间状态，其中材料102含有结晶相和非晶相两者。非晶相由底部电极130上方的阴影半球形体积104表示。结晶相105占据pcm 102体积的剩余部分。当施加读取电压以读取编程的单元状态时，所得读取电流主要经由该电流路径从结晶相105流动到底部电极130，优先于流动穿过高电阻非晶相104。
30.pcram单元100包括位于顶部电极106的顶部表面上的tfr 112。在一些实施方式中，电极106和/或底部电极130的电导率可能太高而不允许相变材料在低驱动电流下非晶化。在器件的电阻状态切换期间，由于电流的突然增加，该高电导率可能引起电迁移。这样，
tfr 122的包括起到电流逐步下降的作用，其在操作期间在pcm 102从周围的集成电路系统切换期间限制电流。通过用tfr 112限制通过pcm 102体积的电流，pcram单元100耐久性可得到改进，且对邻近pcram单元100的(一个或多个)部件的不利影响可得到限制。此外，tfr 112还可以在pcm 102的切换操作期间用作热障。在pcm体积102中产生的热通常通过顶部电极106传递和损失。tfr 112减少此热损失及用以切换pcram单元100的pcm体积102的状态的必要电流。
31.tfr 122通常是覆盖nvm单元的顶部状态影响电极或底部状态影响电极的整个表面的膜或片，该顶部状态影响电极或底部状态影响电极分别在电极和顶部导线140或底部导线150之间。因此，顶部导线140或底部导线150，如可应用的，分别通过tfr 122与顶部状态影响电极或底部状态影响电极电串联地分离。
32.tfr 122由具有例如在1千欧姆和10兆欧姆之间的电阻的半导体、电介质或绝缘体材料形成。tfr 122可以是氮化铝(aln)等。通常，tfr 122的电阻取决于存储器单元两端的电阻(减去tfr 122)。如果单元的电阻(减去tfr 122)在导电侧(存储器单元电阻具有与例如tan类似的电阻)，则tfr 122可由半导体形成。通常，tfr 122的目标电阻可以比存储单元的最低电阻状态小1000-10倍。例如，如果pcram单元100上的最低电阻(减去tfr 122)为1兆欧，那么trf 122可具有25千欧的电阻。如果tfr 122电阻过高，则tfr 122支配单元，并且电压要求可能过高，而如果tfr 122电阻过低，则tfr 122可能不足以作为镇流电阻器。
33.(一个或多个)包封间隔件108可以位于或以其他方式连接到pcm 102体积的侧壁或侧边界、顶部电极106的侧壁或侧边界、以及tfr 112的侧边界的侧壁上。(一个或多个)包封间隔件108的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件108的下表面可以与pcm体积102的下表面共面。
34.在一些实施方式中，可省略(一个或多个)包封间隔件108，并且可在其位置形成例如图10中所示的ild 730(即，ild 730可接触pcm 102体积的侧壁或侧边界、顶部电极106的侧壁或侧边界、以及tfr 112的侧边界的侧壁)。
35.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极130。顶部导线140和/或底部导线150可电连接到ic器件中的其它部件，例如存储器控制器等，如本领域中已知。
36.图2描绘根据本发明各种实施例的包括tfr 112的rram单元200的横截面。
37.rram是一种非易失性固态存储器技术，其利用绝缘体(诸如二元金属氧化物)在所施加的电场下的电阻切换的变化。基本存储单元(“单元”)可被编程为呈现不同电阻特性的若干不同状态或电平。可编程单元状态可用于表示不同的数据值，从而允许信息的存储。
38.rram架构通常由具有通常称为mim结构的金属-绝缘体-金属结构的电阻开关存储器单元组成。该结构包括夹在两个金属(m)电极之间的绝缘层(i)。在rram单元两端施加电压脉冲使得器件能够从通常称为逻辑值“0”的高电阻状态(hrs)或off状态转变到通常称为逻辑值“1”的低电阻状态(lrs)或on状态，反之亦然。
39.通常，制备的rram单元最初在hrs中，为了将器件从hrs切换到lrs，电压(例如，高电压脉冲等)的施加使得能够在切换层中形成导电路径，其可以被称为丝，并且rram单元被切换到lrs中。由于金属绝缘体金属(mim)结构的软击穿而发生的该过程通常被称为“电铸(electroforming)”，并且该过程发生时的电压被称为形成电压。为了将rram单元从lrs切
换到hrs，施加称为reset电压的电压脉冲。
40.为了从rram单元读取数据，施加将不干扰单元的当前状态的读取电压以确定单元是处于逻辑0(hrs)状态还是逻辑1(lrs)状态。由于lrs和hrs两者即使在移除所施加的电压之后也保持其各自的值，所以rram是非易失性存储器。
41.rram单元的切换基于绝缘层内的导电丝(cf)的生长。cf是具有纳米级直径的沟道，其连接存储器单元的顶部电极和底部电极。当cf连接在电极之间时获得具有高导电性的低lrs，并且当丝与电极之间的间隙断开时产生hrs。
42.在多级rram器件中，单元可以被设置为s＞2可编程状态，允许每单元多于一位的存储。不同的可编程状态对应于绝缘材料的体积内的cf的不同相对比例。特别地，除了用于单级操作的两个状态之外，多级单元还利用中间状态，其中单元包括不同量的特定cf或不同cf的数量。由于lrs和hrs表现出大的电阻对比，改变总细胞体积内的一个cf的尺寸或增加不同cf的数量会产生细胞电阻的相应变化。
43.rram单元200包括位于顶部电极206与底部电极210之间的绝缘体材料202。所示的单元状态表示cf 204在绝缘体202内形成的中间状态。当施加读取电压以读取所编程的单元状态时，所得读取电流主要经由从顶部电极206通过cf 204到底部电极210的电流路径流动，而不是流动通过其中尚未形成cf 204的高电阻绝缘体材料202。
44.rram单元200还包括位于顶部电极206的顶表面上的tfr 112。由于在一些实施方式中，顶部电极206的电导率可能太高而不能在绝缘体202内驱动最佳或期望的状态改变行为，因此tfr 122用作电流逐步下降，其限制或通常减小从顶部电极206通过绝缘体202的电流。当形成rram单元200的丝204时，tfr 122可以用作镇流电阻器。一旦连接完成，给定电压处电流就向上跳跃，并且tfr 122用作通过单元200的镇流电阻器。通过用tfr 112限制通过绝缘体202的电流，rram单元200的耐久性可以得到改善，并且可以限制对与rram单元200相邻的部件的不利影响。
45.(一个或多个)包封间隔件208可以位于mim堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁上或以其他方式连接到mim堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁。(一个或多个)包封间隔件208的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件208的下表面可以与底部电极210的下表面共面。
46.在一些实施方式中，可以省略(一个或多个)包封间隔件208，并且可以在其位置形成例如图10中所示的ild 730(即，ild 730可以接触mim堆叠的侧壁或侧边界，并且接触tfr 112的侧边界的侧壁)。
47.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极210。顶部导线140和/或底部导线150可以电连接到ic器件中的其它部件，例如存储器控制器等，如本领域已知。
48.图3描绘了根据本发明的各种实施例的包括tfr 112的mram单元300的截面。
49.mmram是一种非易失性固态存储器技术，其利用绝缘体的电阻切换相对于两个铁磁板的磁性定向的变化。基本存储单元(“单元”)可被编程为至少两个不同的状态或电平，其展现不同的电阻特性。可编程单元状态可用于表示不同的数据值，从而允许信息的存储。
50.mmram架构通常依赖于磁性隧道结(mjr)结构，其中两个铁磁层由电介质间隔层(其也可称为隧道阻挡件(tunnel barrier))分离。当隧道阻挡件非常薄时，通常＜2nm，电
子穿过阻挡件的量子力学隧穿使mtj表现得像电阻器一样，该电阻器具有指数地取决于阻挡件厚度并且与平面内阻挡件面积的倒数成比例的电阻。由于铁磁电极的非对称带结构，隧道电流被自旋极化，从而产生隧道磁阻。
51.这两层中的磁化的相对取向确定mtj器件的电阻。对于大多数材料，当两层的磁化平行时，是lrs，因为多数能带电子可以隧穿到阻挡件的相对侧上的多数能带中。当取向是反平行时，存在hrs，因为多数能带电子必须隧穿到相对层的少数能带中。
52.铁磁层中的一个铁磁层是自由层，有时称为记录层或存储层，并且是保留所存储的信息的铁磁层。该层通常由以下材料制成。隧道阻挡件通常是绝缘非磁性层，其提供用自旋极化隧穿电流来切换和读取自由层的状态的部件。另一铁磁层是固定层或参考层，并且为自由层读取和切换提供稳定的参考磁化方向。该固定层被设计为具有比自由层高得多的磁各向异性，使得其在存储器操作期间从不切换。
53.通过使电流通过mram单元上方和下方的导线，可以将数据写入mram单元，该mram单元感应自由层采用的磁场。
54.从mram单元读取数据可通过测量单元的电阻来完成。由于隧道磁阻，单元的电阻随着两个板中的磁化的相对取向而改变。通过确定任何特定mram单元内部的电阻，可确定自由层的磁化极性。
55.mram单元300包括位于顶部铁磁自由层304和底部铁磁固定层310之间的阻挡件302。mram单元300还包括连接到顶部铁磁自由层304的顶表面的顶部电极306，并且可以包括连接到底部铁磁固定层310的底表面的底部电极312。所示的单元状态表示hrs状态，其中顶部铁磁自由层304和底部铁磁固定层310之间的磁取向是反平行的。
56.mram单元300还包括位于顶部电极306的顶表面上的tfr 112。由于在一些实施方式中，顶部电极306的电导率可能太高而不能在铁磁自由层304内驱动最优或期望的状态改变行为，因此tfr 122充当电流逐步下降，其限制或通常减小影响铁磁自由层304的通过顶部电极306的电流。通过利用tfr 112限制通过顶部电极306的电流，mram单元300耐久性可以被改进，并且对与mram单元300相邻的(一个或多个)部件的不利影响可以被限制。
57.(一个或多个)包封间隔件308可以位于mtj堆叠的侧壁或侧边界、顶部电极306的侧边界的侧壁和tfr 112的侧边界的侧壁上或以其他方式连接到其上。(一个或多个)包封间隔件308的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件308的下表面可以与底部电极312的下表面共面。
58.在一些实施方式中，可省略(一个或多个)包封间隔件308且可形成(例如)图10中所示的ild 730来代替(一个或多个)包封间隔件308(即，ild 730可接触mtj堆叠的侧壁或侧边界、顶部电极306的侧边界的侧壁、侧壁或侧边界330，以及tfr 112的侧边界的侧壁)。
59.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极330。顶部导线140和/或底部导线150可电连接到ic器件中的其它部件，例如存储器控制器等，如本领域已知。
60.图4描绘根据本发明的各种实施例的包括tfr电阻器112的fram单元400的截面。
61.fram是非易失性固态存储器技术，其利用在包括电极之间的铁电电介质的电容器中存在或缺少电荷。基本存储单元(“单元”)可被编程为至少两个不同的状态或电平，其展现不同的电荷特性。可编程单元状态可用于表示不同的数据值，从而允许信息的存储。
62.fram结构可以由诸如电容器的栅格及其相关的导线和信号晶体管组成。每个单元通常与一个信号晶体管相关联地操作。在铁电电容器中存在或缺少电荷时，可以存储数据，其中缺少电荷通常表示“0”且存在电荷表示“1”。写入是通过对铁电层的任一侧上的电极充电而跨越铁电层施加场、迫使内部的原子进入“上”或“下”取向(取决于电荷的极性)而实现，借此存储“1”或“0”。读取单元可以通过信号晶体管迫使单元进入特定状态，例如“0”来完成。如果单元已经保持“0”，则在输出线中将不发生任何情况。如果单元保持“1”，则膜中原子的重新取向将在输出中引起短暂的电流脉冲，因为它们将电子推出“下”侧的金属。这种脉冲的存在意味着细胞保持“1”。由于该过程盖写(overwrite)单元，所以读取feram是破坏性过程，并且需要单元被重写。
63.fram单元400包括位于顶部电极406和底部电极410之间的铁电电介质层408。fram单元400可以与本领域已知的开关晶体管一起工作。所示的单元状态表示其中在铁电介电层408中存在电荷的带电状态，其通常表示单元400存储“1.”。
64.fram单元400还包括位于顶部电极406的顶部表面上的tfr 112。由于在一些实施方式中，顶部电极406的电导率可能过高而无法在铁电介电层408内驱动最佳或所要状态改变行为，因此tfr 122用作电流逐步降低，其限制或大体上减少穿过顶部电极406的电流且因此减少跨越铁电介电层408的电荷。通过用tfr 112限制通过顶部电极406的电流，fram单元400的耐久性可以被提高，并且对邻近fram单元400的(一个或多个)部件的不利影响可以被限制。
65.(一个或多个)包封间隔件408可以位于电容器堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁上或以其他方式连接到其上。(一个或多个)包封间隔件408的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件408的下表面可以与底部电极410的下表面共面。
66.在一些实施方式中，可以省略(一个或多个)包封间隔件408，并且可以在其位置形成例如图10中所示的ild 730(即，ild 730可以接触电容器堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁)。
67.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极410。顶部导线140和/或底部导线150可电连接到ic器件中的其它部件，例如存储器控制器等，如本领域已知。
68.图5描绘根据本发明的各种实施例的包括trf 112的ecram单元500的截面图。
69.ecram是一种非易失性固态存储器技术，其利用了由于离子的添加或去除而引起的混合离子电子导体材料的电阻变化。在一些混合离子电子导体材料中，由于电荷载体的引入或去除而发生这种变化。在其它混合离子电子导体材料中，由于电子跃迁(例如mott跃迁)而发生变化。基本存储单元(“单元”)可被编程为至少两个不同的状态或电平，其展现不同的电阻特性。这些可编程单元状态可用于表示不同的数据值，从而允许信息的存储。
70.ecram可以包括底部电极、第一混合离子电子导体、阻挡件、第二混合离子电子导体和顶部电极。通过施加电场时第一混合离子电子导体和第二混合离子电子导体之间跨阻挡件的离子交换来调节跨单元的电阻。电荷转移过程允许在没有施加功率的情况下的状态保持，并且允许不同状态的编程。
71.当给定足够高的电压写入或编程脉冲时，离子电荷转移并跨阻挡件移动。然后，离
子在编程之后松弛。由于高编程脉冲，离子被拉出混合离子电子导体中的一个混合离子电子导体，并且其电阻降低，从而将单元编程到lrs中。如果施加低编程脉冲，则从第一混合离子电子导体移动不足的离子，并且单元状态保持在hrs中。在编程之后，可通过施加复位电压来复位所述单元以确保所述单元处于hrs中。
72.为了从ecram单元读取数据，施加不会干扰单元的当前状态的读取电压，以确定单元是处于逻辑0(hrs)状态还是逻辑1(lrs)状态。由于lrs和hrs两者即使在去除施加的电压之后也保持它们各自的值，ecram是非易失性存储器。
73.ecram单元500包括底部电极510、第一混合离子电子导体512、导电离子阻挡件520、第二混合离子电子导体514和顶部电极506。在将电场施加到例如顶部电极506或底部电极510时，通过第一混合离子电子导体512和第二混合离子电子导体514之间跨越阻挡件520的离子交换来调制单元500两端的电阻。电荷转移过程允许在没有施加功率的情况下的状态保持，以及允许不同状态的编程。
74.当在例如顶部电极506或底部电极510处施加足够高的电压写入或编程脉冲时，离子电荷转移并移动穿过阻挡件520。例如，如所描绘的，在顶部电极506处施加高写入电压，并且离子被从第二混合离子电子导体514中拉出，并且移动穿过阻挡件520进入第一混合离子电子导体512。结果，第二混合离子电子导体514的电阻减小，从而将该单元编程到lrs中。
75.为了从ecram单元500读取数据，在例如顶部电极506或底部电极510处施加将不干扰单元的当前状态的读取电压，以确定单元是处于逻辑0(hrs)还是逻辑1(lrs)状态。由于lrs和hrs即使在去除施加的电压之后也保持它们各自的值，ecram是非易失性存储器。
76.ecram单元500还包括位于顶部电极506的顶表面上的tfr 112。tfr 112可以减轻由松弛离子所赋予的电压通量。在ecram中，在对单元500编程之后，离子可以松弛回到阻挡件520上，并且所得到的单元500保持一些电压。在一些应用中，tfr 112可以减轻离子在阻挡件520上松弛回来的这种效应。此外，如果单元500形成跨阻挡件520的短路，则tfr 112提供基极电阻值以例如识别从神经网络的脱落。此外，在一些实施方式中，顶部电极506的电导率可能太高而不能驱动混合离子电子导体514、516之间的最优或期望的状态改变行为，并且tfr 122充当限制或一般减小跨顶部电极506的电流阶跃下降。通过用tfr 112限制通过顶部电极506的电流，可以改善ecram单元500耐久性，并且可以限制对与ecram单元500相邻的(一个或多个)部件的不利影响。
77.(一个或多个)包封间隔件508可以位于或以其他方式连接到阻挡件520、底部电极510、顶电极506和tfr 112的混合离子电子导体514、516的侧壁或(一个或多个)侧边界上。(一个或多个)包封间隔件508的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件508的下表面可以与底部电极510的下表面共面。
78.在一些实施方式中，可以省略(一个或多个)包封间隔件508，并且可以在其位置形成例如图10中所示的ild 730(即，ild 730可以接触阻挡件520、底部电极510、顶部电极506和tfr 112的混合离子电子导体514、516的(一个或多个)侧壁或(一个或多个)侧边界)。
79.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极510。顶部导线140和/或底部导线150、150’可以电连接到ic器件中的其它部件，诸如存储器控制器等，如本领域已知的。
80.尽管在图1到图5中描述了不同的固态nvm单元，但是这些单元中的每个单元都包
括顶部状态影响电极。术语“顶部状态影响电极”在这里被定义为nvm单元内的顶部导电电极，其与也在nvm单元内的状态或特性改变材料或结构直接接触(即，理论上在该电极和状态或特性改变材料或结构之间没有电阻/阻抗)，其影响电极直接连接到的状态或特性改变材料或结构的状态、特性等。通常在nvm单元上方的任何导线特征，诸如上导线140，不应被解释为顶部状态影响电极，因为上导线140通常不是nvm单元的一部分，并且因为上导线140仅间接连接到nvm单元内的特性改变材料或结构(即，在该顶部导线140和状态或特性改变材料或结构之间通过例如顶部电极106、206、306、406、506等存在电阻/阻抗)。
81.例如，在图1中，顶部电极106是顶部状态影响电极，因为pcram单元100内的顶部导电电极是与pcm 102直接接触的，其基于pcm 102的材料的相而改变状态(即，电阻)。关于图2，顶部电极206是顶部状态影响电极，因为rram单元200内的顶部导电电极与绝缘体202直接接触，其基于(一个或多个)cf 204在其中的生长而改变状态(即电阻)。关于图3，顶部电极306是顶部状态影响电极，因为mram单元300内的顶部导电电极与铁磁自由层304直接接触，其改变状态(即极性)，这驱动绝缘体302的电阻的改变。关于图4，顶部电极406是顶部状态影响电极，因为fram单元400内的顶部导电电极与铁电电介质层408直接接触，其基于穿过其的电场的存在而改变状态(即，铁电电介质层408内的原子处于“上”或“下”取向)。关于图5，顶部电极506是顶部状态影响电极，因为它是ecram单元500内的顶部导电电极，其与改变状态(即离子耗尽使材料变得更导电)的混合离子电子导体514直接接触，这驱动了导电混合离子电子导体514中的电阻变化。关于图19，顶部电极906是顶部状态影响电极，因为其是cbram单元900内的顶部导电电极，其与基于cf904在其中的生长而改变状态(即，电阻)的固态电解质902直接接触。
82.图6到图14描绘根据本发明的各种实施例的形成ic器件的制造方法的制造阶段的截面图，该ic器件包括一个或多个固态nvm单元，该固态nvm单元包括tfr 112。在所描绘的示例性制造阶段中，制造包括tfr 112的rram单元400。可以利用类似的技术来制造这里所考虑的其它类型的nvm单元。这样的技术可以参考图6到图13来描述，但是与所引用的nvm单元的特定类型相关联。
83.图6描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段600的截面图，该nvm单元包括tfr 112。
84.在阶段600，可以在衬底700上形成(一个或多个)底部导线150。底部导线150可由用作ic器件导线的材料形成，例如铜、钨、铂、氮化钛、氮化钽、氮化钛铝等。衬底700通常由介电材料形成。在优选实施方式中，衬底700可由低k介电材料(即，相对于二氧化硅具有较小电介质的材料)形成。在一些实施方式中，衬底700可为层间电介质(ild)层，借此ic器件的(一个或多个)附加层先前已在其下方制造。
85.底部导线150可通过本领域已知的任何方法形成于衬底700内。例如，(一个或多个)沟槽可以通过已知的光刻技术形成在衬底700内，然后用底部导线150材料填充。可以使用化学机械平面化或其它已知的方法从衬底700的上表面去除多余的底部导线150材料。
86.如本领域所公知的，底部导线150可以通过一个或多个电通路电连接到ic器件的其它部件。例如，一个或多个电通路可以将底部导线150与存储器控制器等连接。以这种方式，ic器件的部件可以经由底部导线150电连接到nvm单元。
87.图7描绘根据本发明的各种实施例的形成ic器件的制造方法的制造阶段602的截
面图，该ic器件包括nvm单元，该nvm单元包括tfr 112。
88.在阶段602，加热层704可以形成在衬底700上和(一个或多个)底部导线150上，并且(一个或多个)底部电极706可以形成在加热层704内。
89.加热层704可以是例如硅层或诸如氮化硅层的硅基层。通过本领域已知的任何方法在加热层704内形成底部电极706。例如，沟槽可以利用已知的光刻技术形成在加热层704内，然后用底部电极706材料填充。化学机械平坦化或其它已知方法可用于从加热层704的上表面去除多余的底部电极706材料。底部电极706的材料可为用作电极的任何通常导电的材料，例如钨、铂、氮化钛、氮化钽、氮化钛铝等。
90.在某些实施方式中，沟槽穿过加热层704而形成，从而暴露先前形成在衬底700中的底部导线150的上表面的一部分。因此，底部电极706可接触底部导线150。
91.为清楚起见，本文中所预期的一些nvm单元，例如pcm单元100、rram单元200、cbram 900等，可以利用加热层704。然而，诸如mram单元300、fram单元400和ecram 500的其他nvm单元可以不使用加热层704。这样，加热层704和/或形成在其中的底部电极706的制造可以是取决于制造的期望nvm单元的可选制造阶段。
92.图8描绘根据本发明的各种实施例的形成ic器件的制造方法的制造阶段604的截面图，该ic器件包括nvm单元，该nvm单元包括tfr 112。
93.在阶段604，制造nvm单元堆积层(build up layer)。例如，为了制造rram单元200，如所描绘的，在加热层704上形成底部电极材料层710，在底部电极材料层710上形成绝缘体材料层712，在绝缘体材料层712上形成顶部电极材料层714，在顶部电极材料层714上形成蚀刻停止trf层716，和/或在蚀刻停止trf层716上形成盖层718。
94.可以通过将诸如氮化钛的导电电极材料沉积到加热层704上和/或电极706上来在加热层704上形成底部电极材料层710。底部电极材料层710可以形成为5和75nm之间的厚度。在优选实施例中，底部电极材料层710可以形成为20和30nm之间的厚度。
95.可以通过将例如氮化硅的介电材料沉积到底部电极材料层710上来在底部电极材料层710上形成绝缘体材料层712。绝缘体材料层712可以被形成为10和100nm之间的厚度。在优选实施例中，绝缘体材料层712可以被形成为40和50nm之间的厚度。
96.通过在绝缘体材料层712上沉积导电电极材料，例如氮化钛，在绝缘体材料层712上形成顶部电极材料层714。顶部电极材料层714通常但非必须地由与下电极材料层710的材料相同的材料形成。顶部电极材料层714可以形成为5和75nm之间的厚度。在优选实施例中，顶部电极材料层714可形成为15与25nm之间的厚度。
97.通过在顶部电极材料层714上沉积电阻材料，例如氮化铝镓(algan)、富含氮化物的氮化钽等，在顶部电极材料层714上形成蚀刻停止trf层716。蚀刻停止trf层716可以形成为1和20nm之间的厚度。在优选实施例中，蚀刻停止trf层716可以形成为2到10nm之间的厚度。
98.通过在蚀刻停止trf层716上沉积诸如氮化硅等的电介质材料，在蚀刻停止trf层716上形成盖层718。盖层718可以被形成为10和80nm之间的厚度。在优选实施例中，盖层718可以形成为30和40nm之间的厚度。
99.在pcram单元100的实施例中，可以通过在加热层704上沉积相变材料层、通过在相变材料层上沉积顶部电极材料层、通过在顶部电极材料层上沉积蚀刻停止tfr层、以及通过
在蚀刻停止tfr层上沉积盖层来制造单元堆积层。
100.在mram单元300的实施例中，可以通过在衬底上和/或在底部导线上沉积铁磁固定材料层、通过在铁磁固定材料层上沉积阻挡材料层、通过在阻挡材料层上沉积顶部铁磁自由层、通过在顶部电极材料层上沉积蚀刻停止tfr层、以及通过在蚀刻停止tfr层上沉积盖层来制造单元堆积层。
101.在fram单元400的实施例中，可以通过在衬底上和/或在底部导线上沉积底部电极材料层、通过在底部电极材料层上沉积铁电电介质材料层、通过在铁电电介质材料层上沉积顶部电极材料层、通过在顶部电极材料层上沉积蚀刻停止tfr层、以及通过在蚀刻停止tfr层上沉积盖层来制造单元堆积层。
102.在ecram单元500的实施例中，可以通过在衬底上和底部导线上沉积底部电极材料层、通过在底部电极材料层上沉积混合离子电子导体材料层、通过在混合离子电子导体材料层上沉积阻挡材料、通过在阻挡件上沉积混合离子电子导体材料层、通过在混合离子电子导体材料层上沉积电极材料层、通过在栅极电极材料层上沉积蚀刻停止tfr层、以及通过在蚀刻停止tfr层上沉积盖层来制造单元堆积层。
103.在cbram单元900的实施例中，可以通过在衬底/加热层上沉积底部电极材料层、通过在底部电极材料层上沉积固态电解质材料、通过在固态电解质材料上沉积顶部电极材料层、通过在栅极电极材料层上沉积蚀刻停止tfr层、以及通过在蚀刻停止tfr层上沉积盖层来制造单元堆积层。
104.已知的光刻层，例如掩模层和显影剂层，也可以形成在盖层上，显影剂层可以形成在掩模层上。
105.图9描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段606的截面图，该nvm单元包括tfr 112。在阶段606，蚀刻技术去除不期望的或暴露的单元堆积层部分，并保留期望的单元堆积层部分以形成单元堆叠711。
106.可以利用已知的光刻技术来显影或图案化掩模层以将掩模层的部分留在单元堆积层的顶层上，从而限定和保护其下的单元堆积层免受化学蚀刻的蚀刻剂或干蚀刻的高能量动能(离子、电子或光子)束的影响。由此保留了受保护的下层的期望的单元堆积层，并有效地形成单元堆叠711。蚀刻技术通常去除不期望的单元堆积层部分，并且通常将加热层704(如果存在)或衬底700(如果不存在加热层704)暴露在通常在所形成的单元堆叠711外部的区域中。
107.阶段606中利用的蚀刻技术可以是物理或干法蚀刻技术或化学湿法蚀刻。在优选实施方式中，阶段606的蚀刻技术是物理干式蚀刻，且因此对所形成的单元堆叠711材料存在较小的损坏风险(例如，由于缺乏化学蚀刻剂，可能经历单元堆叠711材料的有限横向蚀刻)。
108.在rram单元200的实施例中，如所描绘的，单元堆叠711包括由底部电极材料层710的保留部分形成的底部电极210、由绝缘体材料层712的保留部分形成的绝缘体材料202、由顶部电极材料层714的保留部分形成的顶部电极206、由蚀刻停止trf层716的保留部分形成的tfr 112、以及由盖层718的保留部分形成的盖718’。
109.在pcram单元100的实施例中，单元堆叠711可以包括由相变材料层的保留部分形成的pcm 102的体积、由顶部电极材料层的保留部分形成的顶部电极106、由蚀刻停止trf层
716的保留部分形成的tfr 112、以及由盖层718的保留部分形成的盖718’。
110.在mram单元300的实施例中，单元堆叠711可以包括由铁磁固定材料层的保留部分形成的底部铁磁固定层310、由阻挡材料层的保留部分形成的阻挡件302、由顶部铁磁自由层的保留部分形成的顶部铁磁自由层304、由蚀刻停止trf层716的保留部分形成的tfr 112、以及由盖层718的保留部分形成的盖718’。
111.在fram单元400的实施例中，单元堆叠711可以包括由底部电极材料层的保留部分形成的底部电极410、由铁电介电材料层的保留部分形成的铁电介电层408、由顶部电极材料层的保留部分形成的顶部电极406、由蚀刻停止trf层716的保留部分形成的tfr 112、以及由盖层718的保留部分形成的盖718’。
112.在ecram单元500的实施例中，单元堆叠711可以包括由底部电极材料层的保留部分形成的底部电极510，可以包括由底部电极材料的保留部分形成的底部电极510，可以包括由混合离子电子导体材料层的保留部分形成的混合离子电子导体512，可以包括由阻挡材料层的保留部分形成的阻挡件520，可以包括由混合离子电子导体材料层的保留部分形成的混合离子电子导体514，可以包括由顶部电极材料层的保留部分形成的顶部电极506，可以包括由蚀刻停止trf层716的保留部分形成的tfr 112，以及由盖层718的保留部分形成的盖718’。
113.在cbram单元900的实施例中，单元堆叠711包括由底部电极材料层710的保留部分形成的底部电极910、由固态电解质层的保留部分形成的固态电解质902、由顶部电极材料层714的保留部分形成的顶部电极906、由蚀刻停止trf层716的保留部分形成的tfr 112、以及由盖层718的保留部分形成的盖718’。
114.图10描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段608的截面图，其中nvm单元包括tfr 112。在阶段608，在暴露的场加热层704(如果存在)上或在暴露的场衬底700(如果加热层704不存在)上以及在单元堆叠711上和周围形成包封层720。
115.包封层720是防止或限制各个单元层之间的短路的介电材料层。例如，由包封层720形成的间隔件208防止底部电极210和顶部电极206接触。可以通过在暴露的场加热层704(如果存在)上或在暴露的场衬底700(如果加热层704不存在)上以及在单元堆叠711上和周围沉积介电共形和绝缘材料(例如氮化硅、氧化硅、氮氧化硅、无定形碳、氮化铝等)来形成包封层720。例如，可以通过在先前暴露的场加热层704(如果存在)上或在暴露的场衬底700(如果加热层704不存在)上、在单元堆叠711的(一个或多个)侧壁或侧表面上、以及在单元堆叠711的上表面上沉积均厚介电材料层来形成包封层720。
116.包封层720的厚度可以足够厚以在包封间隔层720的不期望部分的后续蚀刻期间保护单元堆叠720，使得不期望的包封间隔层720可以从场中去除，同时被保留在单元堆叠711的(一个或多个)侧壁或(一个或多个)侧表面上。例如，在优选实施例中，包封层720可以形成为2和100nm之间的厚度，包封层720可以形成为40和70nm之间的厚度。
117.图11描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段610的截面图，该nvm单元包括tfr 112。在阶段610，蚀刻掉不期望的(一个或多个)包封层720部分，同时在单元堆叠711的(一个或多个)侧壁上保留(一个或多个)期望的(一个或多个)包封层720’部分。
118.可利用已知的定向蚀刻技术来蚀刻掉或以其它方式移除不期望的(一个或多个)包封层720部分。这些不期望的(一个或多个)包封层720部分可以是大致水平的，如图11的截面图中所示(即，宽度大于高度的(一个或多个)层部分)。定向蚀刻工艺可保留在单元堆叠叠711的侧壁上的期望的(一个或多个)包封层720’部分。这些期望的包封层720’部分可以是大致竖直的，如图11的截面图中所示(即，具有高度大于宽度的(一个或多个)层部分)。
119.在阶段610中使用的蚀刻技术可以是物理或干法蚀刻技术或化学湿法蚀刻。在优选实施方式中，阶段610的蚀刻技术是化学湿法蚀刻。这样，加热层708(如果存在)和衬底700(如果加热层708不存在)可以被配置为蚀刻停止件。
120.为了清楚起见，在一些实施方式中，如果期望例如图12中所示的ild 730围绕单元堆叠711，则可以省略级608和级610。
121.图12描绘根据本发明的各种实施例的形成ic器件的制造方法的制造阶段611的横截面图，该ic器件包括nvm单元，该nvm单元包括tfr112。在阶段611，在加热器层708(如果存在)上或在衬底700(如果加热器层708不存在)上以及在保留的包封层720’的部分(如果存在)上和在盖718’上形成ild 730。如果不存在包封间隔件，则在阶段611，在加热器层708(如果存在)上或在衬底700(如果不存在加热器层708)上以及在单元堆叠711上和其周围形成ild 730。
122.可以通过在加热层704、衬底700、保留的包封层720’部分、盖718’上沉积介电材料(例如低k介电材料)的盖层来形成ild 730，视情况或需要而定。ild 730可以形成的厚度通常大于盖718’的上表面的高度，或者通常在其上方。
123.在替代的实施方式中，ild 730可以形成为与盖718’的上表面大致共面的厚度。在这些实现中，示例性地在图14中示出的via(竖直互连通道)746可以通过ild 730形成以接触底导线150，并且另一ild层或第二ild层可以形成在ild 730上和via 746上。随后，可以形成穿过第二ild层以接触via 746的顶部导线140，并且可以形成穿过第二ild层以接触tfr 112的顶部导线140，如图14中示例性示出的。
124.图13描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段612的截面图，其中nvm单元包括tfr 112。在阶段612，利用单元堆叠711内的tfr 112作为蚀刻停止件，在ild 730内形成导线槽732、734。
125.可以通过已知的选择性去除技术形成(一个或多个)导线槽732、734，以去除通常在底部导线150上方和/或通常在单元堆叠711上方的ild 730的不期望的部分。(一个或多个)导线槽734通常分别暴露下面的导电结构的至少一部分。(一个或多个)导线槽732通常暴露单元711内的tfr 112的上表面，并用tfr 112的顶表面平坦化包封层720的(一个或多个)部分的顶表面，从而根据正在制造的nvm单元形成(一个或多个)包封间隔件108、208、308、408、508等。
126.在优选实施例中，如所描述的，导线槽732暴露nvm单元的整个上表面(即，(一个或多个)包封间隔件(如果存在的话)的顶表面和tfr 112的顶表面)。
127.可以利用已知的蚀刻技术来形成具有(一个或多个)正交型侧壁(即，平行于nvm单元的侧壁)的导线沟槽，或者形成具有(一个或多个)倾斜型侧壁的导线沟槽，如所描述的。
128.根据本发明的实施例，tfr 112用作停止层，其中停止形成导线槽732的蚀刻。以这种方式，利用嵌入或者以其他方式包括在nvm单元中的蚀刻停止件来形成下一更高(上)级
导线沟槽732。
129.在阶段412中利用的蚀刻技术可以是物理或干法蚀刻技术或化学湿法蚀刻。在优选的实施方式中，阶段612的蚀刻技术是化学湿法蚀刻，并且tfr 112被配置为湿法蚀刻剂停止件。因此，tfr 112可以根据需要被配置为不同类型蚀刻的蚀刻停止层。
130.图14描绘根据本发明的各种实施例的形成包括nvm单元的ic器件的制造方法的制造阶段614的截面图，其中nvm单元包括tfr 112。在阶段614，分别在导线槽732、734内形成顶部导线140。顶部导线140可以通过分别在导线槽732、734内沉积导电材料来形成。
131.顶部导线140可以与nvm单元的tfr 112直接连接，如图14的右侧导线结构上所示，例如，导线140接触tfr 112的整个上表面和间隔件108、208、308、408、508等的整个上表面，这取决于制造的特定nvm单元。在一些实施方式中，该顶部导线140接触tfr 112的整个上表面，并且还分别接触相邻的包封间隔件108、208、308、408、508等的(一个或多个)上表面的至少一部分。因为顶部导线140接触或连接nvm单元的tfr 112而不是直接接触影响从顶部导线150进入nvm单元的电极电流的顶部状态，所以tfr 112的电阻(其可基于tfr 112的材料的选择而调谐)逐步降低。通过利用tfr 112限制进入nvm单元的电流，nvm单元耐久性可以被改善，并且对邻近nvm单元的(一个或多个)部件的不利影响可以被限制。
132.如本领域所公知的，顶部导线140可以通过ic器件内的一个或多个电通路电连接到ic器件的其他部件。例如，一个或多个电通路可以将顶部导线140与存储器控制器等连接。以这种方式，ic器件的部件可以被电连接到制造的nvm单元。
133.在一些实施方式中，nvm单元跨水平平分线(horizontal bisector)对称可能是有益的。这样，第二tfr 112可以被添加到底部导线150和底部状态影响电极之间的单元的下部。术语“底部状态影响电极”在这里被定义为nvm单元内的底部导电电极，其位于nvm单元中的、相对于顶部状态影响电极跨nvm单元的水平平分线所反映的位置中。
134.在图15中，根据本发明的各种实施例，rram单元200包括位于顶部电极206和顶部导线140之间以及位于底部电极210和底部导线150之间的tfr 112。底部电极210应被解释为底部状态影响电极，因为其是单元400内的、位于相对于顶部电极406(即，顶部状态影响电极)跨水平平分线691所反映的位置的底部导电电极。为了制造这种单元400，除了本文考虑的那些其他制造阶段之外，可以在底部电极材料层710和加热层704之间(如果存在)或者在底部电极材料层710和衬底700之间(如果不存在加热层704)形成附加的蚀刻停止trf层716。
135.(一个或多个)包封间隔件208可以位于或以其他方式连接到单元层侧壁的侧壁或侧边界以及对称的顶部和底部tfr 112层的侧边界。(一个或多个)包封间隔件208的上表面可以与上tfr 112的上表面共面，并且(一个或多个)包封间隔件208的下表面可以与底部tfr 112的下表面共面。顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部tfr 112。
136.在图16中，根据本发明的各种实施例，fram单元400包括在顶部电极406和顶部导线140之间的tfr 112以及在底部电极410和底部导线150之间的trf 112。底部电极410应被解释为底部状态影响电极，因为其是单元400内的、位于相对于顶部电极406(即，顶部状态影响电极)跨水平平分线691所反映的位置的底部导电电极。为了制造这种单元300，除了本文考虑的那些其他制造阶段之外，可以在底部电极材料层710和衬底700之间形成附加的蚀
刻停止trf层716。
137.(一个或多个)包封间隔件408可以位于或以其他方式连接到单元层侧壁的侧壁或侧边界以及对称的顶部和底部tfr 112层的侧边界。(一个或多个)包封间隔件408的上表面可以与上tfr 112的上表面共面，并且(一个或多个)包封间隔件408的下表面可以与底部tfr 112的下表面共面。顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部tfr 112。
138.在图17中，根据本发明的各种实施例，mram单元300包括在顶部电极206和顶部导线140之间以及在底部电极312和底部导线150之间的tfr 112。底部电极312应被解释为底部状态影响电极，因为它是单元300内的、位于相对于顶部电极306(即顶部状态影响电极)跨水平平分线691所反映的位置的底部导电电极。为了制造这种单元300，除了本文考虑的那些其他制造阶段之外，可以在底部电极材料层710和衬底700之间形成附加的蚀刻停止trf层716。
139.(一个或多个)包封间隔件308可以位于或以其他方式连接到单元层侧壁的侧壁或侧边界以及对称的顶部和底部tfr 112层的侧边界。(一个或多个)包封间隔件308的上表面可以与上tfr 112的上表面共面，并且(一个或多个)包封间隔件308的下表面可以与底部tfr 112的下表面共面。顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部tfr 112。
140.图18描绘根据本发明的各种实施例的集成电路(ic)器件制造方法800。方法800可以被利用于形成ic器件(诸如处理器、微处理器、存储器、fpga)，其包括至少一个nvm存储单元，该nvm存储单元包括在顶部状态影响电极和顶部导线140之间的trf 112。
141.方法800开始于方框802并且继续形成nvm单元堆叠(方框804)。例如，根据所制造的nvm单元的类型，适当地，nvm单元堆叠711形成在衬底700上或形成在加热层704/底部电极130上。
142.在pcram 100的实施例中，可通过在加热层704/底部电极130上形成pcm 102体积、通过在pcm 102体积上形成顶部电极106且通过在顶部电极106上形成tfr 112来形成单元堆叠711。在一些实施例中，通过在tfr 112上形成盖718’，可以进一步形成单元堆叠711。
143.在rram 200的实施例中，可通过在加热层704/底部电极130上形成底部电极210、通过在底部电极210上形成绝缘体204、通过在绝缘体204上形成顶部电极206、以及通过在顶部电极206上形成tfr 112来形成单元堆叠711。在一些实施例中，通过在tfr 112上形成盖718’，可以进一步形成单元堆叠711。
144.在mram单元300实施例中，单元堆叠711可以通过在衬底704和/或底部导线150上形成底部电极210、通过在底部电极210上形成底部铁磁固定层310、通过在底部铁磁固定层310上形成阻挡件302、通过在阻挡件302上形成顶部铁磁自由层304、通过在顶部铁磁自由层304上形成顶部电极306、以及通过在顶部电极306上形成tfr 112来形成。在一些实施例中，还可以通过在tfr 112上形成盖718’来形成单元堆叠711。
145.在fram单元400的实施例中，可以通过在衬底704和/或底部导线150上形成底部电极410、通过在底部电极410上形成铁电电介质层408、通过在铁电电介质层408上形成顶部电极406、以及通过在顶部电极406上形成tfr 112来形成单元堆叠711。在一些实施例中，通过在tfr 112上形成盖718’，可以进一步形成单元堆叠711。
146.在ecram单元500的实施例中，可以通过在衬底704上和底部导线150上形成底部电极510、通过在底部电极510上形成混合离子电子导体512、通过在混合离子电子导体512上形成阻挡件520、通过在阻挡件520上形成混合离子电子导体514、通过在形成混合离子电子导体514上形成顶部电极506、以及通过在顶部电极506上形成tfr 112来形成单元堆叠711。在一些实施例中，通过在tfr 112上形成盖718’，可以进一步形成单元堆叠711。
147.在一些实施方式中，可以通过形成(一个或多个)nvm单元叠层(方框808)、通过在(一个或多个)单元叠层上形成顶部电极层(方框810)以及通过在顶部电极层上形成tfr层(方框812)来形成单元堆叠711。例如，在pcram单元100的实施例中，可以通过在加热层704上形成相变材料层、通过在加热层上形成顶部电极材料层、通过在顶部电极材料层上形成蚀刻停止trf层716、以及通过在蚀刻停止trf层716上形成盖层718，来形成单元堆叠711层。
148.在rram 200的实施例中，可以通过在加热层704上形成底部电极材料层710、通过在底部电极材料层710上形成绝缘体材料层712、通过在绝缘体材料层712上形成顶部电极材料层714、通过在顶部电极材料层714上形成蚀刻停止trf层716、以及通过在蚀刻停止trf层716上形成盖层718，来形成单元堆叠711。
149.在mram单元300的实施例中，可以通过形成底部电极材料层、通过在底部电极材料层上形成铁磁固定材料层、通过在铁磁固定材料层上形成阻挡材料层、通过在阻挡材料层上形成顶部铁磁自由层、通过在顶部铁磁自由层上形成顶部电极材料层、通过在顶部电极材料层上形成蚀刻停止trf层716、以及通过形成盖层718，来形成单元堆叠711。
150.在fram单元400的实施例中，可以通过形成底部电极材料层、通过在底部电极材料层上形成铁电电介质材料层、通过在铁电电介质材料层上形成顶部电极材料层、通过在顶部电极材料层上形成蚀刻停止trf层716、以及通过在蚀刻停止trf层716上形成盖层718，来形成单元堆叠711。
151.在ecram单元500的实施例中，可以通过在衬底上和第一底部导线上形成底部电极材料层、通过在底部电极材料层上沉积混合离子电子导体材料层、通过在混合离子电子导体材料层上沉积阻挡材料、通过在阻挡件上沉积混合离子电子导体材料层、通过在混合离子电子导体材料层上沉积电极材料层、通过在栅极电极材料层上沉积蚀刻停止tfr层716、以及通过在蚀刻停止tfr层716上沉积盖层718，来形成单元堆叠711。
152.在一些实现中，可以通过蚀刻掉不期望的nvm单元叠层部分并保留期望的nvm单元叠层部分以形成nvm单元堆叠来进一步形成单元堆叠711(方框814)。例如，在pcram单元100的实施例中，可以通过保留pcm 102的体积并且去除不期望的相变材料层部分、保留顶部电极106并且去除不期望的顶部电极材料层部分、保留tfr 112并且去除不期望的蚀刻停止trf层716部分、和/或保留盖718’并且去除不期望的盖层718部分来形成单元堆叠711。
153.在rram单元200的实施例中，可以通过保留底部电极210并去除不期望的底部电极材料层710部分、通过保留绝缘体材料202并去除不期望的绝缘体材料层712部分、通过保留顶部电极206并去除不期望的顶部电极材料层714部分、通过保留tfr 112并去除不期望的蚀刻停止trf层716部分、以及保留盖718’并去除不期望的盖层718部分来形成单元堆叠711。
154.在mram单元300的实施例中，单元堆叠711可以通过保留底部电极312并去除不期望的底部电极层材料部分、通过保留铁磁固定层310并去除不期望的铁磁固定材料层部分、
通过保留阻挡件302并去除不期望的阻挡材料层部分、通过保留顶部铁磁自由层304并去除不期望的顶部铁磁自由层部分、通过保留tfr 112并去除不期望的蚀刻停止trf层716部分、以及保留盖718’并去除不期望的盖层718部分来形成。
155.在fram单元400的实施例中，可以通过保留底部电极410并去除不期望的底部电极材料层部分、通过保留铁电电介质层408并去除不期望的铁电电介质材料层部分、通过保留顶部电极406并去除顶部电极材料层部分、通过保留tfr 112并去除不期望的蚀刻停止trf层716部分、以及通过保留盖718’并去除不期望的盖层718部分，来形成单元堆叠711。
156.在ecram单元500的实施例中，可以通过保留底部电极510并去除不期望的底部电极材料层部分、通过保留混合离子电子导体512并去除混合离子电子导体材料层的不期望部分、通过保留阻挡件520并去除阻挡材料层的不期望部分、通过保留混合离子电子导体514并去除混合离子电子导体材料层的不期望部分、通过保留顶部电极506并去除顶部电极材料层的不期望部分、通过保留tfr 112并去除蚀刻停止trf层716的不期望部分、以及通过保留盖718’并去除盖层718的不期望部分来形成单元堆叠711。
157.在cbram单元900的实施例中，单元堆叠711可通过保留底部电极910并移除不期望的底部电极材料层710部分、通过保留固态电解质902并移除不期望的固态电解质层部分、通过保留顶部电极906并移除不期望的顶部电极材料层714部分、通过保留tfr 112并移除不期望的蚀刻停止trf层716部分且保留顶盖718’并移除不期望的盖层718部分而形成。
158.方法800可以继续在(一个或多个)nvm堆叠侧壁上形成(一个或多个)包封间隔件(方框816)。例如，(一个或多个)包封间隔件108、208、308、408、508等形成在nvm堆叠711的(一个或多个)侧壁上。可以通过在衬底700或加热层704上适当地形成包封层，并且在nvm堆叠周围形成包封层，来形成包封间隔件(方框818)。
159.可通过去除包封层的不期望的部分来进一步形成(一个或多个)包封间隔件(方框820)。例如，通过化学或物理蚀刻将不期望的(一个或多个)包封层部分蚀刻掉。期望的或保留的(一个或多个)包封层部分有效地形成了(一个或多个)包封间隔件108、208、308、408、508等，并且位于nvm堆叠的(一个或多个)侧壁或(一个或多个)侧表面上(方框822)。
160.方法800可以继续在tfr 112和/或包封间隔件上形成顶部导线(方框582428)。例如，顶部导线140形成在ild 730内，ild 730形成于tfr 112的上表面上方和(一个或多个)包封间隔件的上表面上方。可以在ild 730内形成导线槽732，利用tfr 112的顶表面作为蚀刻停止件(框826)，从而暴露tfr 112的上表面并且暴露(一个或多个)间隔件108、208、308、408、508等的上表面的至少一部分。可以通过在导线槽732内沉积导电材料来形成顶部导线150，使得导电材料接触tfr 112的上表面并且接触(一个或多个)间隔件的至少一部分(方框828)。可以利用化学机械抛光来平坦化顶部导线140的顶表面和ild 730的顶表面。方法800可以在方框830处结束。
161.图19描绘根据本发明各种实施例的包括tfr 112的cbram单元900的横截面。
162.cbram是非易失性固态存储器技术，其利用金属板之间的可逆导电丝(cf)生长，因此使装置达到低电阻。基本存储单元(“单元”)可被编程为呈现不同电阻特性的若干不同状态或电平。可编程单元状态可用于表示不同的数据值，从而允许信息的存储。
163.cbram单元可包括顶部电极(阳极)，其为牺牲金属层，例如铜、银等。该单元还包括固态电解质的薄膜，例如ges2、alox、gdox、mox等，其形成夹在顶部和底部电极之间的绝缘
层。底部电极(阴极)由惰性金属(诸如钨、铂等)构成。
164.在单级cbram设备中，每个单元可以被设置为s＝2个状态，lrs和hrs，中的一个状态，从而允许每单元存储一位。当在器件上施加特定极性的电压时，牺牲活性金属的离子扩散通过电解质，并在阴极处被还原。这导致形成连接顶部和底部电极的导电丝(cf)，从而使器件进入lrs或导通状态。当施加相反极性的电压时，cf溶解，使装置回到hrs或断开状态。不同状态(lrs/hrs)表示存储在单元中的位(1或0)。
165.通过将适当电压施加到pcm单元来实现所述单元中的数据的读取及写入。在写入操作中，所得编程信号使cf形成或不引起所期望的单元状态。使用单元电阻作为单元状态的度量来执行cbram单元的读取。所施加的读取电压使电流流过单元，该读取电流取决于单元的电阻。因此，单元读取电流的测量提供了已编程单元状态的指示。足够低的读取电压用于该电阻度量以确保读取电压的施加不干扰经编程单元状态。然后，可通过将电阻度量与可编程单元状态的预定义参考电平进行比较来执行单元状态检测。
166.cbram单元900包括位于顶部电极906与底部电极910之间的固态电解质902。所示的单元状态表示中间状态，其中cf 904在绝缘体902内形成。当施加读取电压以读取编程的单元状态时，所得读取电流主要经由顶部电极906之间的电流路径通过cf 904流向/流出底部电极910，而不是流过其中尚未形成cf 904的固态电解质902。
167.cbram单元900还包括位于顶部电极906的顶部表面上的tfr 112。tfr 112可以减轻由松弛离子所赋予的电压通量。在ecram中，在对单元500编程之后，离子可以松弛回到阻挡件520上，并且所得到的单元500保持一些电压。在一些应用中，tfr 112可以减轻离子在阻挡件520上松弛回来的这种效应。此外，如果单元500形成跨阻挡件520的短路，则tfr 112提供基极电阻值以例如标识从神经网络的丢弃。此外，在一些实施方式中，顶部电极906的电导率可能太高而不能在固态电解质902内驱动最优或期望的状态改变行为，tfr 122用作电流逐步下降，其限制或一般减小从顶部电极906通过固态电解质902的电流。当形成cbram单元900的cf 904时，tfr 122可充当镇流电阻器。一旦在电极之间形成cf 904连接，在给定电压下的电流就向上跳跃，并且tfr 122用作通过单元900的镇流电阻器。通过这种限制通过具有tfr 112的绝缘体904的电流，可改进cbram单元900耐久性且可限制对邻近cbram单元900的(一个或多个)部件的不利影响。
168.(一个或多个)包封间隔件908可以位于mim堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁上或以其他方式连接到mim堆叠的侧壁或侧边界以及tfr 112的侧边界的侧壁。(一个或多个)包封间隔件908的上表面可以与tfr 112的上表面共面，并且(一个或多个)包封间隔件908的下表面可以与底部电极910的下表面共面。
169.在一些实施方式中，可以省略(一个或多个)包封间隔件908，并且可以在其位置形成例如图10中所示的ild 730(即，ild 730可以接触mim堆叠的侧壁或侧边界，并且接触tfr 112的侧边界的侧壁)。
170.顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部电极910。顶部导线140和/或底部导线150可电连接到ic器件中的其它部件，例如存储器控制器等，如本领域中已知。
171.在图20中，根据本发明的各种实施例，cbram单元900包括在顶部电极906与顶部导线140之间以及在底部电极910与底部导线150之间的tfr 112。底部电极910应被解释为底
部状态影响电极，因为其是单元900内的、位于相对于顶部电极906(即，顶部状态影响电极)跨水平平分线691所反映的位置的底部导电电极。为了制造这种单元900，除了本文考虑的那些其他制造阶段之外，可以在底部电极910材料层和加热层704之间(如果存在)或者在底部电极910材料层和衬底700之间(如果不存在加热层704)形成附加的蚀刻停止trf层716。
172.(一个或多个)包封间隔件908可以位于(一个或多个)单元层侧壁的侧壁或侧边界以及对称的顶部和底部tfr 112层的侧边界上或以其他方式连接到其上。(一个或多个)包封间隔件908的上表面可以与上tfr 112的上表面共面，并且(一个或多个)包封间隔件908的下表面可以与底部tfr 112的下表面共面。顶部导线140可以连接到tfr 112的顶表面，并且底部导线150可以连接到底部tfr 112。
173.在图21中，根据本发明的各种实施例，ecram单元500包括在顶部电极506和顶部导线140之间以及在底部电极510和底部导线150之间的tfr 112。底部电极510应被解释为底部状态影响电极，因为它是单元500内的、位于相对于顶部电极506(即，顶部状态影响电极)跨水平平分线691所反映的位置的底部导电电极。为了制造这种单元500，除了本文考虑的那些其他制造阶段之外，可以在底部电极510材料层和衬底700之间形成附加的蚀刻停止trf层716。
174.(一个或多个)包封间隔件508可以位于或以其他方式连接到单元层侧壁的侧壁或侧边界以及对称的顶部和底部tfr 112层的侧边界。(一个或多个)包封间隔件508的上表面可以与上tfr 112的上表面共面，并且(一个或多个)包封间隔件508的下表面可以与底部tfr 112的下表面共面。顶部导线140可以连接到顶部tfr 112的顶表面，并且底部导线150可以连接到底部tfr 112的底表面。
175.附图和本说明书描绘和描述了本发明的实施例及其特征和部件。本领域技术人员将理解，在本说明书中使用的任何特定术语仅仅是为了方便，因此本发明不应被由这样的术语所标识和/或暗示的特定过程所限制。因此，希望在此描述的实施例在所有方面都被认为是说明性的而非限制性的，并且参考所附权利要求来确定本发明的范围。
176.为了清楚起见，这里考虑的各种包封间隔件的顶表面不需要与顶部tfr 112的顶表面共面。在替代实施方式中，各个包封间隔件的顶表面可以与顶部tfr 112的底表面共面，可以在顶部状态影响电极的顶表面和顶部状态影响电极的底表面之间，等等。通常，在单元内，本文所考虑的(一个或多个)包封间隔件的顶表面可以在最上面的状态改变结构的顶表面之上，并且本文所考虑的(一个或多个)包封间隔件的底表面可以在最下面的状态改变结构的底表面之下。
177.除非另有说明或除了本文所描述的之外，“沉积(deposit)”、“沉积(depositing)”等可包括任何现在已知的或以后开发的适合于待沉积材料的技术，包括但不限于：cvd、lpcvd、pecvd、半气氛cvd(sacvd)、高密度等离子体cvd(hdpcvd)、快速热cvd(rtcvd)、超高真空cvd(uhvcvd)、有限反应处理cvd(lrpcvd)、金属有机cvd(mocvd)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(pvd)、原子水平沉积(ald)、化学氧化、分子束外延(mbe)、电镀或蒸发。
178.在此参考的术语例如“竖直”、“水平”等是作为示例而不是作为限制，以建立参考框架。这里使用的术语“水平”被定义为平行于衬底700的常规平面或表面的平面，而与衬底700的实际空间取向无关。术语“竖直”是指垂直于刚刚定义的水平的方向。诸如“上”、“上
方”、“下方”、“侧”(如在“侧壁”中)、“较高”、“较低”、“之上”、“下方”和“之下”的术语是相对于水平面定义的。应当理解，在不背离本发明的范围的情况下，可以采用各种其它参考框架来描述本发明。

技术特征：
1.一种非易失性存储器(nvm)，包括：顶部状态影响电极，与状态改变结构接触；所述顶部状态影响电极改变状态改变结构的可检测属性，所述状态改变结构的所述可检测属性表示数据值；顶部导线；以及第一薄膜电阻器(tfr)，位于所述顶部状态影响电极与所述顶部导线中的每一者之间并且与所述顶部状态影响电极与所述顶部导线中的每一者接触。2.根据权利要求1所述的nvm，其中所述第一tfr将所述顶部导线和所述顶部状态影响电极串联地电连接。3.根据权利要求1所述的nvm，还包括：包封间隔件，在所述状态改变结构的侧壁上、在所述顶部状态影响电极的侧壁上并且在所述第一tfr的侧壁上。4.根据权利要求3所述的nvm，其中，所述顶部导线还连接到所述包封间隔件。5.根据权利要求1所述的nvm，其中所述第一tfr减小从所述顶部导线到所述顶部状态影响电极的电流。6.根据权利要求3所述的nvm，其中所述状态改变结构的所述侧壁、所述顶部状态影响电极的所述侧壁、以及所述第一tfr的所述侧壁是共面的。7.根据权利要求1所述的nvm，还包括：底部状态影响电极；底部导线；以及第二tfr，位于所述底部状态影响电极和所述底部导线中的每一者之间并且连接到所述底部状态影响电极和所述底部导线中的每一者。8.根据权利要求7所述的nvm，其中所述第二tfr减小从所述底部状态影响电极到所述底部导线的电流。9.一种集成电路(ic)器件制造方法，包括：在底部导线上方并与所述底部导线成直线地形成底部状态影响电极；在所述底部状态影响电极上形成状态改变结构；在所述状态改变结构上直接形成顶部状态影响电极；所述顶部状态影响电极改变所述状态改变结构的可检测属性，所述状态改变结构的可检测属性表示数据值；以及在所述顶部状态影响电极上直接形成薄膜电阻器(tfr)。10.根据权利要求9所述的ic器件制造方法，还包括：在所述trf上直接形成盖。11.根据权利要求10所述的ic器件制造方法，还包括：在所述状态改变结构的至少侧壁上、在所述顶部状态影响电极的侧壁上以及在所述tfr的侧壁上形成包封间隔件。12.根据权利要求11所述的ic器件制造方法，还包括：形成毯覆式层间电介质(ild)层，所述毯覆式层间电介质(ild)层包括在所述盖的顶表面上方的顶表面。13.根据权利要求12所述的ic器件制造方法，还包括：利用所述tfr作为蚀刻停止件，在所述ild内蚀刻顶部导线沟槽，所述蚀刻暴露所述tfr
的顶表面。14.根据权利要求13所述的ic器件制造方法，还包括：在所述导线沟槽内和所述tfr的所暴露的所述顶表面上形成顶部导线，其中所述tfr将所述顶部导线与所述顶部状态影响电极串联地电连接。15.一种集成电路(ic)器件制造方法，包括：在底部导线上直接形成底部薄膜电阻器(tfr)；形成与所述底部导线成直线并直接在所述tfr上的底部状态影响电极，其中所述底部tfr将所述底部导线与所述底部状态影响电极串联地电连接；在所述底部状态影响电极上形成状态改变结构；在所述状态改变结构上直接形成顶部状态影响电极；所述顶部状态影响电极改变所述状态改变结构的可检测属性，所述状态改变结构的可检测属性表示数据值；以及在所述顶部状态影响电极上直接形成顶部tfr。16.根据权利要求15所述的ic器件制造方法，还包括：在所述顶部trf上直接形成盖。17.根据权利要求16所述的ic器件制造方法，还包括：在底部tfr的至少侧壁上、在底部状态影响电极的侧壁上、在状态改变结构的侧壁上、在顶部状态影响电极的侧壁上、以及在顶部tfr的侧壁上形成包封间隔件。18.根据权利要求17所述的ic器件制造方法，还包括：形成毯覆式层间电介质(ild)层，所述毯覆式层间电介质(ild)层包括在所述盖的顶表面上方的顶表面。19.根据权利要求18所述的ic器件制造方法，还包括：利用所述顶部tfr作为蚀刻停止件，在所述ild内蚀刻顶部导线沟槽，所述蚀刻暴露所述顶部tfr的顶表面。20.根据权利要求19所述的ic器件制造方法，还包括：在所述顶部tfr的所暴露的所述顶表面上和所述导线沟槽内形成顶部导线，其中所述顶部tfr将所述顶部导线与所述顶部状态影响电极串联地电连接。

技术总结
一种非易失性存储单元包括串联、并且在顶部状态影响电极和顶部导线之间的薄膜电阻器(TFR)。TFR限制或通常减小来自顶部导线的顶部状态影响电极处的电流。这样，可以提高非易失性存储器单元耐久性，并且可以限制对与非易失性存储器单元相邻的(一个或多个)部件的不利影响。当形成与顶部导线的制造相关联的顶部导线沟槽时，TFR被附加的利用为蚀刻停止件。在需要单元对称性的一些非易失性存储器单元中，可以在底部导线与底部状态影响电极之间形成附加TFR。加TFR。加TFR。


技术研发人员：K
受保护的技术使用者：国际商业机器公司
技术研发日：2021.10.27
技术公布日：2023/8/5