存储器装置及其形成方法与流程

1.本公开是关于一种存储器装置，特别是在包括存储器单元上方的数据备份单元的存储器装置。


背景技术：

2.许多现代电子装置包含被配置以存储数据的电子存储器。随着技术的快速发展，工程师们致力于使存储器装置更小但更复杂，以改进和开发更高效、更可靠、以及具有更多功能的电子装置。单独的存储器单元可以包括彼此垂直堆叠的结构，从而允许更大的位元密度，并因此更高效的电子装置。


技术实现要素：

3.本公开提供一种存储器装置。存储器装置包括存储器单元、下金属间介电(imd)结构、多个导电通孔和多个导线、以及数据备份单元。存储器单元包括设置在基板上的多个半导体装置。下金属间介电结构在半导体装置上方。多个导电通孔和多个导线设置在下金属间介电结构内，并且电性耦接至半导体装置。数据备份单元在导电通孔和导线上方。数据备份单元包括第一源极/漏极结构、第二源极/漏极结构、通道层、第一存储器栅极结构、以及第二存储器栅极结构。第一存储器栅极结构和第二存储器栅极结构包括铁电层上方的上栅极电极，并且第一源极/漏极结构和第二源极/漏极结构通过导电通孔和上述导线直接电性耦接至半导体装置。
4.本公开提供一种存储器装置。存储器装置包括存储器单元和备份单元。存储器单元布置在基板上。存储器单元包括锁存电路和传输闸晶体管。锁存电路包括两个交差耦合的反相器。传输闸晶体管耦接在锁存电路的输出端和位元线之间。备份单元设置在存储器单元上方的介电结构中。备份单元包括第一铁电存储器元件。第一铁电存储器元件耦接在锁存电路的输出端和备份位元线之间。
5.本公开提供一种存储器装置的形成方法。存储器装置的形成方法包括在基板上形成多个半导体装置；在半导体装置上方形成下金属间介电(imd)结构；在下金属间介电结构上方形成底部栅极结构；在下金属间介电结构上方和底部栅极结构的两侧上形成第一源极/漏极结构和第二源极/漏极结构；在底部栅极结构上方形成通道层；以及在通道层上方形成第一存储器栅极结构和第二存储器栅极结构。
附图说明
6.公开实施例可通过阅读以下的详细说明以及范例并配合相应的图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
7.图1显示了包括存储器单元和数据备份单元的存储器装置的一些实施例的电路图。
8.图2显示了包括在基板上方的数据备份单元的存储器装置的一些实施例的剖面图。
9.图3显示了包括来自图1或图2的数据备份单元的存储器装置的操作的一些实施例的时序图。
10.图4a和图4b显示了包括存储器单元和在存储器单元上方的数据备份单元的存储器装置的各种实施例的示意图。
11.图5显示了图2的存储器装置的一些其他实施例的剖面图。
12.图6显示了使用包括存储器单元和数据备份单元的存储器装置的方法的一些实施例的示意图。
13.图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、以及图19显示了用于形成设置在后段(back-end of line；beol)结构内的数据备份单元的方法的一些实施例的剖面图。
14.图20显示了用于形成设置在beol结构内的数据备份单元的方法的一些实施例的示意图。
15.其中，附图标记说明如下：
16.100：存储器装置
17.101：存储器单元
18.102：数据存储元件
19.104：第一反相器
20.106：第二反相器
21.108：数据备份单元
22.109：第一电源
23.110：第一晶体管
24.112：第二晶体管
25.114：第三晶体管
26.116：第四晶体管
27.118：存取装置、存取晶体管
28.120：存取装置、存取晶体管
29.122：第一铁电存储器元件
30.124：第二铁电存储器元件
31.126：铁电层
32.128：控制开关装置、第一控制开关装置
33.130：控制开关装置、第二控制开关装置
34.bl1：位元线、第一位元线
35.bl2：位元线、第二位元线
36.sn：第一数据存储节点
37.sn’：第二数据存储节点
38.wl：字元线
39.bbl：备份位元线
40.bcl：备份控制线
41.bsl：备份选择线
42.200：存储器装置
43.202：前段结构
44.204：后段结构
45.206：基板
46.208a：半导体装置、第一半导体装置
47.208b：半导体装置、第二半导体装置
48.210：源极/漏极区
49.212：栅极介电层
50.214：栅极电极
51.216：侧壁间隔物
52.218：层间介电层
53.220：下金属间介电结构
54.222a：介电层
55.222b：介电层
56.222c：介电层
57.222d：介电层
58.224：导电接点
59.226：导线
60.228：导电通孔
61.230：控制装置
62.232：底部栅极介电层
63.234：底部栅极电极
64.236：底部栅极结构
65.238：第一源极/漏极结构
66.240：第二源极/漏极结构
67.241：第一选择性导电通道
68.242：通道层
69.242t：顶表面
70.242bs：底表面
71.243：第二选择性导电通道
72.244：上栅极电极
73.246：第一存储器栅极结构
74.248：第二存储器栅极结构
75.250：第三源极/漏极结构
76.d1：第一距离
77.d2：第二距离
78.302：数据存储操作
79.304：断电操作
80.306：数据恢复操作
81.308：数据清除操作
82.310：第一曲线图
83.312：第二曲线图
84.314：第三曲线图
85.316：第四曲线图
86.318：第五曲线图
87.320：第六曲线图
88.322：第七曲线图
89.324：第一电压
90.326：第二电压
91.328：第一极化
92.330：第二极化
[0093]v1
：低电压
[0094]vdd
：高电压
[0095]vbsl
：备份选择线电压信号
[0096]vbbl
：备份位元线电压信号
[0097]vbcl
：备份控制线电压信号
[0098]vsupply
：电源电压信号
[0099]
t1：初始时间、第一时间
[0100]
t2：第二时间
[0101]
t3：第三时间
[0102]
t4：第四时间
[0103]
t5：第五时间
[0104]
t6：第六时间
[0105]
t7：第七时间
[0106]
t8：第八时间
[0107]
t9：第九时间
[0108]
t
10
：第十时间
[0109]
t
11
：第十一时间
[0110]
t
12
：第十二时间
[0111]
400：存储器装置
[0112]
500：存储器装置
[0113]
242a：第一通道结构
[0114]
242b：第二通道结构
[0115]
502：第一上源极/漏极结构
[0116]
504：第二上源极/漏极结构
[0117]
236a：第一底部栅极结构
[0118]
236b：第二底部栅极结构
[0119]
bcl1：第一备份控制线
[0120]
bcl2：第二备份控制线
[0121]
bsl1：第一备份源极线
[0122]
bsl2：第二备份源极线
[0123]
bbl1：第一备份位元线
[0124]
bbl2：第二备份位元线
[0125]
600：方法
[0126]
602～610：操作
[0127]
700：剖面图
[0128]
702：下后段结构
[0129]
800：剖面图
[0130]
802：底部栅极电极层
[0131]
804：底部栅极介电材料
[0132]
900：剖面图
[0133]
1000：剖面图
[0134]
1100：剖面图
[0135]
1200：剖面图
[0136]
1202：通道结构
[0137]
1300：剖面图
[0138]
1400：剖面图
[0139]
1500：剖面图
[0140]
1502：铁电结构
[0141]
1504：上栅极电极层
[0142]
1600：剖面图
[0143]
1700：剖面图
[0144]
1800：剖面图
[0145]
1900：剖面图
[0146]
2000：方法
[0147]
2002～2012：操作
具体实施方式
[0148]
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
[0149]
此外，其与空间相关用词。例如“在
…
下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
[0150]
存储器装置可以包括多个静态随机存取存储器(static random-access memory；sram)单元的阵列，其中阵列的sram单元布置成多个列和多个行。sram单元可以包括数据存储元件(例如：由两个交叉耦合的反相器组成)和至少两个存取晶体管，数据存储元件包括四个晶体管(例如：四个金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor；mosfet))，存取晶体管耦接至数据存储元件以促进(facilitate)对sram单元的读取和写入操作。通过包括四个mosfet的数据存储元件，当从sram单元移除电源时，数据存储元件的数据状态丢失。因此，每一个sram单元进一步包括数据备份单元，数据备份单元耦接至数据存储元件的输出端，并且被配置以在从存储器装置移除电源之前存储数据存储元件的数据状态。这有助于将存储器装置配置为非易失性存储器。此外，sram单元的晶体管设置在基板上/内的前段(front-end of line；feol)结构中并且在feol制成期间形成。
[0151]
可以以多种不同方式配置数据备份单元。举例来说，数据备份单元可以包括备份存取晶体管和至少两个耦接在数据存储元件的输出端和控制线之间的非易失性存储器单元(例如：电阻式随机存取存储器(resistive random-access memory；rram)、磁阻式随机存取存储器(magnetoresistive random access memory；mram)等)。然而，在这样的配置中，备份存取晶体管设置在feol基板中，从而增加了sram单元的占用面积(footprint)，并且在将数据恢复(restore)到sram单元之后使用相对长的时间来清除非易失性存储器单元中的数据。替代地，数据备份单元可以包括至少两个用于存储数据的铁电晶体管和至少两个用于执行备份和恢复操作的mosfet。然而，铁电晶体管和mosfet设置在基板上和feol结构中，从而增加了sram单元的占用面积并且降低了装置密度。
[0152]
因此，本公开的各种实施例涉及一种存储器装置，存储器装置包括耦接至数据备份单元的存储器单元(例如：sram单元)，数据备份单元被配置以提高将数据恢复到存储器单元的速度而不增加基板上的占用面积。在一些实施例中，存储器装置包括具有数据存储元件和两个存取晶体管的存储器单元，其中数据存储元件包括四个晶体管。存储器单元的六个晶体管设置在feol结构中的基板上。数据备份单元耦接至数据存储元件的输出，并且被配置以当电源被移除或恢复到存储器单元时，从/对数据存储元件存储/恢复数据。
[0153]
数据备份单元包括设置在feol结构上方的后段(back-end of line；beol)结构内的通道层(例如：包括氧化铟锌、氧化铟锡(indium tin oxide；ito)等)。数据备份单元进一步包括第一铁电存储器元件、第二铁电存储器元件、以及设置在通道层上的控制装置。第一铁电存储器元件和第二铁电存储器元件被配置以存储来自数据存储元件的数据，并且控制装置促进在第一铁电存储器元件和第二铁电存储器元件上执行读取和写入操作。铁电存储器元件的上栅极结构沿着通道层的顶表面设置，并且控制装置的底部栅极结构沿着通道层的底表面设置。底部栅极结构被配置以产生控制/调整通道层的导电性的电场，并且促进数据备份单元的操作。由于数据备份单元设置在beol结构内，存储器装置可以具有较小的占
位面积，并且可以增加设置在单一基板上设置的存储器单元的数量。此外，第一铁电存储器元件和第二铁电存储器元件和控制装置促进执行快速备份和恢复操作，并且允许在执行恢复操作之后立即对存储器单元执行操作的同时清除数据备份单元。这部分地增加了存储器装置的速度和整体效能。
[0154]
图1显示了包括存储器单元101和数据备份单元108的存储器装置100的一些实施例的电路图。
[0155]
在一些实施例中，存储器单元101包括数据存储元件102和多个存取装置118、120。数据存储元件102包括第一反相器104和第二反相器106，它们彼此交叉耦合并且建立第一数据存储节点sn和第二数据存储节点sn’。在各种实施例中，第一数据存储节点sn和第二数据存储节点sn’是互补的，使得一个数据存储节点保持对应逻辑“1”状态的第一电压准位(voltage level)，而另一个数据存储节点被偏置(biased)以承载对应逻辑“0”状态的第二电压准位。因此，第一反相器104和第二反相器106以相辅相成的方式(mutually reinforcing fashion)存储一位元的数据。在各种实施例中，存储器单元101被配置为静态随机存取存储器(sram)单元。在进一步的实施例中，数据存储元件102可以被配置及/或称为锁存电路。
[0156]
第一反相器104包括第一晶体管110和第二晶体管112。第一晶体管110具有电性耦接至第一电源109的第一源极/漏极区和电性耦接至第一数据存储节点sn的第二源极/漏极区。第二晶体管112具有电性耦接至第一数据存储节点sn的第一源极/漏极区和电性耦接至参考电压(例如：接地)的第二源极/漏极区。第一晶体管110和第二晶体管112的栅极电性耦接至第二数据存储节点sn’。第二反相器包括第三晶体管114和第四晶体管116。第三晶体管114具有电性耦接至第一电源109的第一源极/漏极区和电性耦接至第二数据存储节点sn’的第二源极/漏极区。第四晶体管116具有电性耦接至第二数据存储节点sn’的第一源极/漏极区和电性耦接至参考电压(例如：接地)的第二源极/漏极区。第三晶体管114和第四晶体管116的栅极电性耦接至第一数据存储节点sn。在各种实施例中，第一晶体管110和第三晶体管114被配置为上拉晶体管，并且第二晶体管112和第四晶体管116被配置为下拉晶体管。第一电源109可以是直流(direct current；dc)电压源及/或可以施加0.7伏特、1.8伏特、5伏特、12伏特、或一些其他合适电压施加到第一晶体管110和第三晶体管114的第一源极/漏极区。
[0157]
第一晶体管110、第二晶体管112、第三晶体管114和第四晶体管116可以是金属氧化物半导体场效晶体管(mosfet)，一些其他合适金属氧化物半导体(mos)装置、一些其他合适绝缘栅极场效晶体管(insulated-gate field-effect-transistor；igfet)、鳍式场效晶体管(fin field-effect transistor；finfet)、环绕式栅极场效晶体管(gate-all-around fet；gaafet)或一些其他合适装置。在一些实施例中，第一晶体管110和第三晶体管114是p通到晶体管(例如：p通道mosfet)，并且第二晶体管112和第四晶体管116是n通道晶体管(例如：n通道mosfet)。
[0158]
在进一步的实施例中，存储器单元101进一步包括多个存取晶体管118、120，其被配置以选择性地将第一数据存储节点sn和第二数据存储节点sn’电性耦接至位元线bl1、bl2。第一存取晶体管118具有电性耦接至第一数据存储节点sn的第一源极/漏极区和电性耦接至第一位元线bl1的第二源极/漏极区。第二存取晶体管120具有电性耦接至第二数据
存储节点sn’的第一源极/漏极区和电性耦接至第二位元线bl2的第二源极/漏极区。第一存取晶体管118和第二存取晶体管120的栅极电性耦接至字元线wl。在各种实施例中，通过对存取晶体管118、120、字元线wl和位元线bl1、bl2施加合适的偏置条件，可以在存储器单元101上执行读取和写入操作。在一些实施例中，第一存取晶体管118和第二存取晶体管120是n通道晶体管(例如：n通道mosfet)，并且可以被称为传输闸晶体管。在又一些实施例中，第一存取晶体管118和第二存取晶体管120可以是mosfet、一些其他合适mos装置、一些其他合适igfet、finfet、gaafet或一些其他合适装置。
[0159]
数据备份单元108电性耦接至第一数据存储节点sn和第二数据存储节点sn’，并且被配置以当电源被移除或恢复到存储器单元101时，从/对数据存储元件102存储/恢复数据。举例来说，数据备份单元108可以在从存储器单元101移除电源之前(或在将存储器单元101放置在待机状态之前)存储存储器单元101的数据状态，并且可以在向存储器单元101返回(return)电源之后(或在离开待机状态之后)恢复存储器单元101的数据状态。
[0160]
在各种实施例中，数据备份单元108包括第一铁电存储器元件122、第二铁电存储器元件124和控制开关装置128、130。在一些实施例中，第一铁电存储器元件122和第二铁电存储器元件124包括被配置以存储数据存储元件102的数据状态的铁电层126。在各种实施例中，第一铁电存储器元件122和第二铁电存储器元件124可以被配置为铁电晶体管。第一铁电存储器元件122包括电性耦接至第一数据存储节点sn的第一源极/漏极极端、电性耦接至第一控制开关装置128的第一源极/漏极端的第二源极/漏极极端、以及电性耦接至备份选择线bsl的栅极结构。第二铁电存储器元件124包括电性耦接至第二数据存储节点sn’的第一源极/漏极极端、电性耦接至第二控制开关装置130的第一源极/漏极端的第二源极/漏极极端、以及电性耦接至备份选择线bsl的栅极结构。此外，第一控制开关装置128和第二控制开关装置130的第二源极/漏极端电性耦接至备份位元线bbl，并且第一控制开关装置128和第二控制开关装置130的栅极电性耦接至备份控制线bcl。
[0161]
在存储器装置100的操作期间，可以执行数据存储操作以将数据存储元件102的数据状态存储在第一铁电存储器元件122和第二铁电存储器元件124中。在这样的实施例中，第一铁电存储器元件122和第二铁电存储器元件124的栅极通过备份选择线bsl被偏置，以基于在第一数据存储节点sn和第二数据存储节点sn’的第一电压准位设置第一铁电存储器元件122和第二铁电存储器元件124的临界电压。因此，通过调整第一铁电存储器元件122和第二铁电存储器元件124的临界电压，可以将数据存储元件102的数据状态存储或保存在数据备份单元108中。此外，可以执行断电操作(power off operation)，使得电源从存储器装置100移除，其中数据备份单元108在第一铁电存储器元件122和第二铁电存储器元件124的铁电层126中保持数据存储元件102的数据状态，并且在第一数据存储节点sn和第二数据存储节点sn’的电压丢失。后续，可以在存储器装置100上执行数据恢复操作以将数据状态恢复到存储器单元101。在这样的实施例中，将合适的偏置条件施加到第一铁电存储器元件122和第二铁电存储器元件124和控制开关装置128、130，以基于第一铁电存储器元件122和第二铁电存储器元件124的临界电压将第一数据存储节点sn和第二数据存储节点sn’设置为第一电压准位。此外，可以在数据备份单元108上执行数据清除操作，使得第一铁电存储器元件122和第二铁电存储器元件124被编程(programmed)以具有高临界电压。在这样的实施例中，可以在数据清除操作期间在存储器单元101上执行读取和写入操作，从而提高存储
器装置100的速度和整体效能。
[0162]
此外，存储器单元101设置在基板上/内的前段(feol)结构中，并且数据备份单元108设置在存储器单元101上方的后段(beol)结构中(例如：参见图2)。通过数据备份单元108设置在beol结构内并且在存储器单元101上方，可以减少存储器装置100的占用面积，并且可以增加设置在单一基板上的存储器单元的数量。这可以增加装置密度并且允许更大的位元密度(bit density)。
[0163]
图2显示包括在基板206上方的数据备份单元108的存储器装置200的一些实施例的剖面图。
[0164]
存储器装置200包括设置在基板206内/上的feol结构202和在feol结构202上方的beol结构204。基板206可以是或包括块体基板(例如：块体硅(bulk silicon))、绝缘体上硅(silicon-on-insulator；soi)基板、单晶硅或另一合适半导体材料。在一些实施例中，feol结构202包括多个半导体装置208a和208b、层间介电(inter-level dielectric；ild)层218和多个导电接点224。多个半导体装置208a和208b包括第一半导体装置208a和第二半导体装置208b。举例来说，半导体装置208a和208b可以被配置为晶体管(例如：mosfet)，并且设置在基板206内/上。在各种实施例中，半导体装置208a和208b包括设置在基板206内的一对源极/漏极区210、在基板上方并且在源极/漏极区210之间间隔的栅极电极214、设置在基板206和栅极电极214之间的栅极介电层212、以及设置在栅极电极214和栅极介电层212的侧壁上的侧壁间隔物216。源极/漏极区210可以是基板206的掺杂区，并且可以具有与基板206的相邻区相反的掺杂类型。多个导电接点224设置在ild层218内，并且电性耦接至半导体装置208a和208b。
[0165]
数据备份单元108设置在beol结构204内，并且直接在设置在基板206内/上的半导体装置208a和208b上方。在各种实施例中，beol结构204包括多个导线226、多个导电通孔228、下金属间介电(inter-metal dielectric；imd)结构220和多个介电层222a至222d。导线226和导电通孔228设置在下imd结构220和多个介电层222a至222d内，并且被配置以将数据备份单元108电性耦接至设置在基板206上方/上的其他装置。举例来说，数据备份单元108可以通过导电接点224、导线226和导电通孔228电性耦接至半导体装置208a和208b。多个介电层222a至222d包括在下imd结构220上方的第一介电层222a、在第一介电层222a上方的第二介电层222b、在第二介电层222b上方的第三介电层222c、以及在第三介电层222c上方的第四介电层222d。
[0166]
在一些实施例中，数据备份单元108包括通道层242、第一源极/漏极结构238、第二源极/漏极结构240、第三源极/漏极结构250、底部栅极结构236、第一存储器栅极结构246和第二存储器栅极结构248。第一源极/漏极结构238、第二源极/漏极结构240和底部栅极结构236设置在第一介电层222a内，并且接触通道层242的底表面242bs。通道层242设置在第二介电层222b内。第三源极/漏极结构250、第一存储器栅极结构246和第二存储器栅极结构248设置在第三介电层222c内，并且接触通道层242的顶表面242t。导电通孔228设置在第四介电层222d内，并且电性耦接至第一和第二存储器栅极结构246、248和第三源极/漏极结构250。
[0167]
底部栅极结构236包括沿着通道层242的底表面242bs设置的底部栅极介电层232和沿着底部栅极介电层232设置的底部栅极电极234。此外，底部栅极结构236在第一源极/
漏极结构238和第二源极/漏极结构240之间横向间隔。在一些实施例中，底部栅极结构236的顶表面、第一源极/漏极结构238的顶表面和第二源极/漏极结构240的顶表面彼此对齐及/或共平面(co-planar)。第一存储器栅极结构246和第二存储器栅极结构248包括接触通道层242的顶表面242t的铁电层126和设置在铁电层126上的上栅极电极244。第三源极/漏极结构250接触通道层242的顶表面242t，并且横向设置在第一存储器栅极结构246和第二存储器栅极结构248之间。在一些实施例中，第一存储器栅极结构246的顶表面、第三源极/漏极结构250的顶表面和第二存储器栅极结构248的顶表面彼此对齐及/或共平面。在各种实施例中，第一存储器栅极结构246的外侧壁与通道层242的第一外侧壁对齐，并且第二存储器栅极结构248的外侧壁与通道层242的第二外侧壁对齐，其中通道层242的第一外侧壁与通道层242的第二外侧壁相对(opposite)。第一源极/漏极结构238、第二源极/漏极结构240和第三源极/漏极结构250电性耦接至通道层242。
[0168]
第一存储器栅极结构246的侧壁从第三源极/漏极结构250横向偏移第一距离d1，并且第二存储器栅极结构248的侧壁从第三源极/漏极结构250横向偏移第二距离d2。底部栅极结构236直接在第三源极/漏极结构的下方，并且直接在第一存储器栅极结构246的至少一部分和第二存储器栅极结构248的至少一部分下方。在一些实施例中，底部栅极结构236直接在第一存储器栅极结构246和第三源极/漏极结构250之间的通道层242的第一区域下方，其中第一区域的长度等于第一距离d1。此外，底部栅极结构236直接在第二存储器栅极结构248和第三源极/漏极结构250之间的通道层242的第二区域下方，其中第二区域的长度等于第二距离d2。
[0169]
第一存储器栅极结构246、第三源极/漏极结构250和第一源极/漏极结构238是第一铁电存储器元件122的一部分，并且第二存储器栅极结构248、第三源极/漏极结构250和第二源极/漏极结构240是第二铁电存储器元件124的一部分。因此，第三源极/漏极结构250可以是由第一铁电存储器元件122和第二铁电存储器元件124共享的公共源极/漏极结构。在进一步的实施例中，第一、第二和第三源极/漏极结构238、240、250和底部栅极结构236是控制装置230的一部分。举例来说，控制装置230可以包括第一控制开关装置(例如：图1的128)和第二控制开关装置(例如：图1的130)。在这样的实施例中，第一和第三源极/漏极结构238、250和底部栅极结构236是第一控制开关装置(例如：图1的128)的一部分，并且第二和第三源极/漏极结构240、250和底部栅极结构236是第二控制开关装置(例如：图11的130)的一部分。
[0170]
在各种实施例中，第一铁电存储器元件122和第二铁电存储器元件124各自被配置以基于铁电层126的极化状态来存储数据(例如：二进制(binary)“0”或二进制“1”)。举例来说，具有正极性(例如：+pr)的铁电层126可以表示二进制“0”，而具有负极性(例如：-pr)的铁电层126可以表示二进制“1”，反之亦然。在各种实施例中，将极化设置为正极性可以包括跨越铁电层126施加第一写入电压，并且将极化设置为负极性可以包括跨越铁电层126施加第二写入电压。举例来说，将第一铁电存储器元件122的铁电层126的极化设置为正极性可以包括将第一写入电压从第一存储器栅极结构246的上栅极电极244跨越铁电层126施加到通道层242(例如：透过第一源极/漏极结构238及/或第三源极/漏极结构250)。此外，将第一铁电存储器元件122的铁电层126的极化设置为负极性可以包括将第二写入电压从第一存储器栅极结构246的上闸电极244跨越铁电层126施加到通道层242(例如：透过第一源极/漏
极结构238及/或第三源极/漏极结构250)。在各种实施例中，第一写入电压和第二写入电压具有相反的极性。
[0171]
铁电层126的极性使第一铁电存储器元件122和第二铁电存储器元件124的临界电压偏移。取决于铁电层126的极化是正极性还是负极性，对应的铁电存储器元件的临界电压在第一临界值(threshold value)或第二临界值。举例来说，当第一铁电存储器元件122的铁电层126具有正极性时，第一铁电存储器元件122具有第一临界值(例如：低临界值)，并且当第一铁电存储器元件122的铁电层126具有负极性时，第一铁电存储器元件122具有第二临界值(例如：高临界值)。在一些实施例中，第一临界值小于第二临界值，反之亦然。
[0172]
在各种实施例中，通过对数据备份单元108施加适当的偏置条件，通道层242可以具有在第一源极/漏极结构238和第三源极/漏极结构250之间延伸的第一选择性导电通道241和在第二源极/漏极结构240和第三源极/漏极结构250之间延伸的第二选择性导电通道243。在又一实施例中，底部栅极结构236被配置以基于施加到底部栅极电极234的偏置条件及/或第一和第二铁电存储器元件122、124的临界电压来在通道层242中产生电场，其促进电荷载子(例如：电子)在第一选择性导电通道241及/或第二选择性导电通道243中流动。
[0173]
在各种实施例中，第一源极/漏极结构238可以电性耦接至存储器单元(例如：图1的101)的第一数据存储节点sn，并且第二源极/漏极结构240可以电性耦接至存储器单元(例如：图1的101)的第二数据存储节点sn’。此外，控制装置230的底部栅极电极234电性耦接至备份控制线bcl，第一和第二铁电存储器元件122、124的上栅极电极244电性耦接至备份选择线bsl，并且第三源极/漏极结构250电性耦接至备份位元线bbl。
[0174]
在一些实施例中，半导体装置208a和208b可以是存储器单元(图1的101)的一部分。举例来说，第一半导体装置208a可以被配置为第一反相器(图1的104)的第一晶体管(图1的110)，并且具有电性耦接至第一数据存储节点sn和第一源极/漏极结构238的源极/漏极区。此外，第二半导体装置208b可以被配置为第二反相器(图1的106)的第三晶体管(图1的114)，并且具有电性耦接至第二数据存储节点sn’和第二源极/漏极结构240的源极/漏极区。因此，在一些实施例中，存储器单元(图1的101)的六个晶体管可以设置在feol结构202中，并且数据备份单元108设置在存储器单元(图1的101)的装置上方的beol结构204内。这种垂直堆叠结构促进数据备份单元108在存储器单元(图1的101)上执行备份和恢复操作，同时减小存储器装置的横向占用面积，从而提高存储器单元(图1的101)的效能并且增加存储器装置的装置密度。
[0175]
在各种实施例中，ild层218、下imd结构220和多个介电层222a至222d可以是或包括低k介电质(例如：具有介电常数小于约3.9的介电材料)、氧化物(例如：二氧化硅)、氮化硅、氮氧化硅、未掺杂的硅酸盐玻璃、未掺杂的二氧化硅、另一介电材料或前述的任何组合。在进一步的实施例中，侧壁间隔物216可以是或包括氮化硅、碳化硅、碳氧化硅、氮氧化硅、其他合适介电材料或前述的任何组合。在一些实施例中，栅极介电层212可以是或包括二氧化硅、高k介电材料(例如：具有介电常数大于约3.9的介电材料)、二氧化铪、二氧化锆、另一介电材料或前述的任何组合。在又一实施例中，栅极电极214可以是或包括钛、氮化钛、钽、氮化钽、钨、氮化钨、铝、多晶硅、掺杂的多晶硅、其他合适导电材料或前述的任何组合。
[0176]
在各种实施例中，导电接点224、导线226及/或导电通孔228可以是或包括铜、铝、钨、氮化钛、氮化钽、钌、另一导电材料或前述的任何组合。在进一步的实施例中，第一源极/
漏极结构238、第二源极/漏极结构240和第三源极/漏极结构250可以是或包括钛、氮化钛、钨、氮化钨、钽、氮化钽、铂、金、另一导电材料或前述的任何组合。在一些实施例中，通道层242可以是或包括氧化铟锌(inzno)、氧化铟锡(ito)、氧化铟(in2o3)、氧化镓(ga2o3)、氧化铟镓锌(ingazno)、氧化锌(zno)、氧化铝锌(al2o5zn2)、掺杂铝的氧化锌(azo)、氧化铟钨(iwo)、氧化钛、三五(iii-v)族半导体材料、包含任何上述材料的层堆叠、合金、另一合适材料或前述的任何组合。
[0177]
在又一实施例中，底部栅极电极234及/或上栅极电极244可以是或包括钛、氮化钛、钽、氮化钽、钨、氮化钨、铝、多晶硅、掺杂的多晶硅、其他合适导电材料或前述的任何组合。在一些实施例中，底部栅极介电层232可以是或包括二氧化硅、高k介电材料(例如：具有介电常数大于约3.9的介电材料)、二氧化铪、二氧化锆、另一介电材料或前述的任何组合。在各种实施例中，铁电层126可以是或包括氧化铪锆(hfzro)、掺杂硅的氧化铪(hfzro)、氧化铝(al2o3)、氧化钛(tio2)、氧化镧(la2o3)、钛酸钡锶(basrtio4)、锆钛酸铅(pzt)、其他合适铁电材料或前述的任何组合。因此，在一些实施例中，栅极介电层212和底部栅极介电层232可以包括不同于铁电层126的介电材料。
[0178]
图3显示了操作图1的存储器装置100及/或图2的数据备份单元108的一些实施例的时序图。图3的时序图提供了施加在存储器装置及/或数据备份单元的操作条件的一个示例。然而，应理解其他操作条件也是可以接受的，因此图3的时序图仅仅是示例。
[0179]
第一曲线图310显示了跨越第一铁电存储器元件(图1及/或图2的122)的铁电层(图1及/或图2的126)的第一电压324和跨越第二铁电存储器元件(图1及/或图2的124)的铁电层(图1及/或图2的126)的第二电压326。第二曲线图312显示了第一铁电存储器元件(图1及/或图2的122)的铁电层(图1及/或图2的126)的第一极化328和第二铁电存储器元件(图1及/或图2的124)的铁电层(图1及/或图2的126)的第二极化330。第三曲线图314显示了在第一数据存储节点(图1及/或图2的sn)和第二数据存储节点(图1及/或图2的sn’)的电压。第四曲线图316显示了施加到备份选择线(图1及/或图2的bsl)的备份选择线电压信号v
bsl
。第五曲线线318显示了施加到备份位元线(图1及/或图2的bbl)的备份位元线电压信号v
bbl
。第六曲线图320显示了施加到备份控制线(图1及/或图2的bcl)的备份控制线电压信号v
bcl
。第七曲线图322显示了施加到第一电源(图1的109)的电源电压信号v
supply
。在各种实施例中，当参考图3的曲线图时，低电压v1为约0伏特，并且高电压v
dd
可以为约0.7伏特、1.8伏特、5伏特、12伏特或一些其他合适电压值。在又一些实施例中，第一和第二铁电存储器元件(图1及/或图2的122、124)两者被初始化为具有高临界电压。在各种实施例中，高临界电压大于v
dd
/2。
[0180]
在一些实施例中，在数据存储操作302期间(例如：在初始时间t0和紧接在第三时间t3之前之间)，来自存储器单元(图1的101)的数据存储元件(图1的102)的数据被写入、保存或存储到数据备份单元(图1及/或图2的108)。在初始时间t0，数据存储元件(图1的102)的第一数据存储节点sn具有高电压，并且数据存储元件(图1的102)的第二数据存储节点sn’具有低电压。此外，第一和第二铁电存储器元件(图1及/或图2的122、124)的铁电层(图1及/或图2的126)具有负极性，并且电源电压信号v
supply
为高准位(high)，使得存储器单元(图1的101)被通电(powered on)。
[0181]
在第一时间t1，备份选择线电压信号v
bsl
升高到高准位(例如：设置为高电压v
dd
)，
使得第一电压324保持低准位(low)(例如：因为第一数据存储节点sn和备份选择线电压信号v
bsl
两者为高准位)，并且第二电压326变高准位(例如：因为第二数据存储节点sn’为低准位，并且备份选择线电压信号v
bsl
为高准位)，从而抹除(erasing)第二铁电存储器元件(图1及/或图2的124)，使得第二铁电存储器元件(图1及/或图2的124)具有低临界电压(例如：小于v
dd
/2)。因此，数据存储元件(图1的102)的数据状态存储在数据备份单元(图1及/或图2的108)中，其中第一铁电存储器元件(图1及/或图2的122)的铁电层(图1及/或图2的126)具有负极性，并且第二铁电存储器元件(图1及/或图2的124)的铁电层(图1及/或图2的126)具有正极性。因此，在一些实施例中，在执行数据存储操作302之后，第二铁电存储器元件(图1及/或图2的124)具有小于第一铁电存储器元件(图1及/或图2的122)的高临界电压的低临界电压。此外，在第二时间t2，备份选择线电压信号v
bsl
变低准位。
[0182]
在一些实施例中，在断电(power off)操作304期间(例如：在第三时间t3和第四时间t4之间)，从存储器单元(图1的101)移除电源，使得数据存储元件(图1的102)的数据状态丢失。在第三时间t3，电源电压信号v
supply
变低准位(例如：变为约0伏特)，使得电源从存储器单元(图1的101)中移除，并且第一和第二数据存储节点sn、sn’两者变低准位。在各种实施例中，第一和第二铁电存储器元件(图1及/或图2的122、124)的铁电层(图1及/或图2的126)在断电操作304期间/之后存储存储器单元(图1的101)的数据状态。
[0183]
在各种实施例中，在数据恢复操作306期间(例如，在第四时间t4和第九时间t9之间)，数据备份单元(图1及/或图2的108)在将电源返回到存储器单元(图1的101)之前被通电，并且存储器单元(图1的101)的数据状态被恢复到数据存储元件(图1的102)。在第四时间t4，备份控制线电压信号v
bcl
变高准位。在各种实施例中，备份位元线电压信号v
bbl
在第四时间t4接地。在第五时间t5，备用选择线电压信号v
bsl
变为中等高电压(moderately high voltage)(例如：v
dd
/2)，使得第二铁电存储器元件(图1及/或图2的124)开启(on)(例如：由于低临界电压)，并且第一铁电存储器元件(图1和/或2的122)关闭(off)(例如：由于高临界电压)。在各种实施例中，中等高电压大于第二铁电存储器元件图1及/或图2的124)的低临界电压，并且小于第一铁电存储器元件(图1及/或图2的122)的高临界电压。在各种实施例中，在第五时间t5，第一电压324和第二电压326在中等高电压(例如：v
dd
/2)。在第六时间t6，电源电压信号v
supply
变高准位，从而开启存储器单元(图1的101)。在第七时间t7，当数据备份单元(图1及/或图2的108)将保存的数据状态恢复到存储器单元(图1的101)时，第一数据存储节点sn变高准位，并且第二数据存储节点sn’保持低准位。在各种实施例中，在第七时间t7，由于第二铁电存储器元件(图1及/或图2的124)开启，第二数据存储节点sn’被拉低(例如：到接地)，并且第一数据存储节点sn被拉高(例如：到v
dd
)。在第八时间t8，备份控制线电压信号v
bcl
和备份选择线电压信号v
bsl
变低准位。
[0184]
在一些实施例中，在数据清除操作308期间(例如：在第八时间t8和第十二时间t
12
之间)，数据备份单元(图1及/或图2的108)内的数据被清除，其中第一和第二铁电存储器元件(图1及/或图2的122、124)被编程以具有高临界电压。在第九时间t9，备份位元线电压信号v
bbl
和备份控制线电压信号v
bcl
两者变高准位。在第十时间t
10
，在备份位元线电压信号v
bbl
和备份控制线电压信号v
bcl
变高之后的某个时间，第二铁电存储器元件(图1及/或图2的124)的铁电层(图1及/或图2的126)的极化从正极性转变为负极性。在第十时间t
10
和第十一时间t
11
之间，第一和第二铁电存储器元件(图1及/或图2的122、124)的铁电层(图1及/或图2
的126)上的第一电压324和第二电压326可以是负的，并且等于第一和第二铁电存储器元件(图1及/或图2的122、124)的临界电压(例如：高阈值电压)和高电压v
dd
之间的差值。在第十一时间t11，备份控制线电压信号v
bcl
变低准位。在第十二时间t
12
，备份位元线电压信号v
bbl
变低准位。在各种实施例中，在对数据备份单元(图1及/或图2的108)执行数据清除操作308的同时，存储器单元(图1的101)可以执行正常的sram操作(例如：读取急/或写入操作)，使得数据清除操作308和sram操作可以彼此同时执行。
[0185]
在又一实施例中，在执行数据存储操作302之前，可以对第一和第二铁电存储器元件(图1及/或图2的122、124)执行编程操作，使得第一和第二铁电存储器元件(图1及/或图2的122、124)被设置为初始临界电压(例如：高阈值电压)。
[0186]
图4a显示了包括存储器单元101和数据备份单元108的存储器装置400的一些实施例的示意图，其中图4a包括数据备份单元108的透视图和存储器单元101的电路图。
[0187]
存储器单元101包括具有第一晶体管110、第二晶体管112、第三晶体管114、第四晶体管116、第一存取晶体管118和第二存取晶体管120的数据存储元件102。此外，数据备份单元108包括第一源极/漏极结构238、第二源极/漏极结构240、第三源极/漏极结构250、底部栅极结构236、通道层242、第一存储器栅极结构246和第二存储器栅极结构248。在各种实施例中，第一晶体管110、第二晶体管112、第三晶体管114、第四晶体管116、第一存取晶体管118和第二存取晶体管120设置在feol结构(例如：图2的202)内，并且数据备份单元108设置在beol结构(例如：图2的204)内，从而减少存储器装置400的横向占用面积，并且增加装置密度。数据备份单元108的结构及/或层是垂直堆叠的，例如第一源极/漏极结构238和第二源极/漏极结构240在通道层242下方，并且第三源极/漏极结构250以及第一存储器栅极结构246和第二存储器栅极结构248设置在通道层242上方。
[0188]
图4b显示了图4a的存储器装置400的一些其他实施例的示意图，其中数据备份单元108被旋转90度，使得数据备份单元108的结构及/或层沿着单一水平面的底表面布置，并且各自具有接触单一水平面的底表面。在这样的实施例中，第一源极/漏极结构238、第二源极/漏极结构240、以及第三源极/漏极结构250的顶表面、底部栅极结构236的顶表面、通道层242的顶表面、以及第一存储器栅极结构246和第二存储器栅极结构248的顶表面垂直对齐及/或共平面。
[0189]
图5显示了对应图2的存储器装置200的一些替代实施例的存储器装置500的一些实施例的剖面图，其中通道层242包括从第二通道结构242b横向偏移的第一通道结构242a。在这样的实施例中，数据备份单元108进一步包括第一上源极/漏极结构502、第二上源极/漏极结构504、第一底部栅极结构236a和第二底部栅极结构236b。
[0190]
在一些实施例中，第二介电层222b从第一通道结构242a的侧壁连续横向延伸到第二通道结构242b的侧壁。第一底部栅极结构236a沿着第一通道结构242a的底表面设置，并且接触第一通道结构242a的底表面。第一上源极/漏极结构502沿着第一通道结构242a的顶表面设置，并且接触第一通道结构242a的顶表面。第一通道结构242a、第一上源极/漏极结构502和第一底部栅极结构236a是第一铁电存储器元件122的一部分。此外，第二底部栅极结构236b沿着第二通道结构242b的底表面设置，并且接触第二通道结构242b的底表面。第二上源极/漏极结构504沿着第二通道结构242b的顶表面设置，并且接触第二通道结构242b的顶表面。第二通道结构242b、第二上源极/漏极结构504和第二底部栅极结构236b是第二
铁电存储器元件124的一部分。
[0191]
第二介电层222b将第一通道结构242a中的选择性导电通道区与第二通道结构242b中的选择性导电通道区隔离，从而增加第一铁电存储器元件122和第二铁电存储器元件124之间的隔离。在各种实施例中，通过包括第一通道结构242a和第二通道结构242b的通道层242，清除操作可以仅在具有低临界电压的铁电存储器元件上执行。举例来说，关于图3所示及/或所述的时序图，在执行数据恢复操作(图3的306)之后，可以在第二铁电存储器元件124上执行数据清除操作(图3的308)以将第二铁电存储器元件124重置为高临界电压，而第一铁电存储器元件122没有被置，因为它已经具有高临界电压。在各种实施例中，第一底部栅极结构236a电性耦接至第一备份控制线bcl1，第一存储器栅极结构246电性耦接至第一备份源极线bsl1，并且第一上源极/漏极结构502电性耦接至第一备份位元线bbl1。此外，第二底部栅极结构236b电性耦接至第二备份控制线bcl2，第二存储器栅极结构248电性耦接至第二备份源极线bsl2，并且第二上源极/漏极结构504电性耦接至第二备份位元线bbl2。
[0192]
图6显示了用于操作包括存储器单元和数据备份单元的存储器装置的方法600的示意图。尽管方法600被显示和描述为一系列动作或事件，但是应理解这些动作或事件的显示顺序不应被解释为限制性的。举例来说，一些动作可以以不同的顺序发生及/或与除了此处所示及/或所述的那些之外的其他动作或事件同时发生。此外，实施此处描述的一或多个方面或示例可能并非需要所有显示的动作。此外，此处描述的一或多个动作可以在一或多个分开的动作及/或阶段中执行。
[0193]
在操作602，提供具有数据存储节点和数据备份单元的存储器单元，其中数据备份单元电性耦接至数据存储节点，并且包括第一铁电存储器元件和第二铁电存储器元件。图1显示了对应操作602的一些实施例的电路图。
[0194]
在操作604，第一和第二铁电存储器元件的栅极被偏置，以基于在数据存储节点的第一电压值设置第一和第二铁电存储器元件的临界电压。图1和图2显示了对应操作604的一些实施例的电路图和曲线图310至322。
[0195]
在操作606，存储器单元被断电，使得数据存储节点具有低电压值。图1和图2显示了对应操作606的一些实施例的电路图和曲线图310至322。
[0196]
在操作608，将合适的偏置条件施加到数据备份单元，以基于第一和第二铁电存储器元件的临界电压将数据存储节点设置为第一电压准位。图1和图2显示了对应操作608的一些实施例的电路图和曲线图310至322。
[0197]
在操作610，第一和第二铁电存储器元件被编程以具有高临界电压。图1和图2显示了对应操作610的一些实施例的电路图和曲线图310至322。
[0198]
图7至图19显示了根据本公开的用于形成设置在beol结构内的数据备份单元的方法的一些实施例的剖面图。尽管参照方法描述了图7至图19中所示的各种示意图，但是应理解图7至图19中所示的结构不限于该方法，而是可以独立于该方法而分开存在。此外，尽管图7至图19被描述为一系列动作，但是应理解这些动作不限于这些动作的顺序可以在其他实施例中改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略所示及/或所述的一些动作。
[0199]
如图7的剖面图700所示，提供基板206，并且在基板206上形成feol结构202和下
beol结构702。在各种实施例中，基板206可以是或包括硅、单晶硅、cmos块体、绝缘体上硅(soi)基板、硅锗(sige)或另一合适半导体材料。此外，feol结构202形成在基板206内/上。feol结构202包括设置在基板206内/上的多个半导体装置208a和208b、在基板206上方的ild层218、以及设置在ild层218内的多个导电接点224。下beol结构702形成在feol结构202上方，并且包括下imd结构220、多个导线226和多个导电通孔228。在各种实施例中，feol结构202和下beol结构702可以通过一或多个沉积制程、一或多个图案化制程、一或多个平坦化制程、一或多个离子注入制程或一些其他合适制程来形成。在又进一步的实施例中，半导体装置208a和208b是存储器单元(例如：图1及/或图2的101)的一部分，例如sram单元。
[0200]
如图8的剖面图800所示，底部栅极电极层802沉积在下imd结构220上，并且底部栅极介电材料804沉积在底部闸电极层802上。在各种实施例中，底部栅极电极层802通过化学气相沉积(chemical vapor deposition；cvd)、物理气相沉积(physical vapor deposition；pvd)、原子层沉积(atomic layer deposition；ald)、电镀、无电电镀(electroless plating)或一些其他合适成长或沉积制程沉积在下部imd结构220上。底部栅极电极层802可以是或包括钛、氮化钛、钽、氮化钽、钨、氮化钨、铝、多晶硅、掺杂的多晶硅、其他合适导电材料或前述的任何组合。在一些实施例中，底部栅极介电材料804通过cvd、pvd、ald或一些其他合适成长或沉积制程沉积在底部栅极电极层802上。底部栅极介电材料804可以是或包括二氧化硅、高k介电材料(例如：具有介电常数大于约3.9的介电材料)、二氧化铪、二氧化锆、另一介电材料或前述的任何组合。
[0201]
如图9的剖面图900所示，在底部栅极电极层(图8的802)和底部栅极介电材料(图8的804)上执行图案化制程，从而形成底部栅极结构236。底部栅极结构236包括在底部栅极电极234上的底部栅极介电层232。在各种实施例中，图案化制程包括：在底部栅极介电材料(图8的804)上方形成掩膜层(未显示)；根据掩膜层在底部栅极介电材料(图8的804)和底部栅极电极层(图8的802)上执行刻蚀制程(例如：湿式刻蚀制程及/或干式刻蚀制程)；以及执行移除制程以移除掩膜层。
[0202]
如图10的剖面图1000所示，第一介电层222a形成在下imd结构220上方并且围绕底部栅极结构236。在各种实施例中，第一介电层222a可以通过cvd、pvd、ald或一些其他合适成长或沉积制程形成在下imd结构220上。在一些实施例中，在第一介电层222a上执行平坦化制程(例如：化学机械平坦化(chemical mechanical planarization；cmp)制程)，使得第一介电层222a的顶表面与底部栅极结构236的顶表面共平面。
[0203]
如图11的剖面图1100所示，第一源极/漏极结构238和第二源极/漏极结构240形成在底部栅极结构236的相对两侧上的第一介电层222a内。在各种实施例中，用于形成第一源极/漏极结构238和第二源极/漏极结构240的制程可以包括：图案化第一介电层222a以在底部栅极结构236的相对两侧上的第一介电层222a中形成开口；在开口中沉积(例如：通过cvd、pvd、ald、电镀、无电电镀等)导电材料；以及在导电材料上执行平坦化制程(例如：cmp制程)。在一些实施例中，第一源极/漏极结构238和第二源极/漏极结构240的顶表面与第一介电层222a的顶表面共平面。第一源极/漏极结构238和第二源极/漏极结构240可以是或包括钛、氮化钛、钨、氮化钨、钽、氮化钽、铂、金、另一导电材料或前述的任何组合。
[0204]
如图12的剖面图1200所示，通道结构1202沉积在第一介电层222a和底部栅极结构236上方。在各种实施例中，通道结构1202通过ald、cvd、pvd、一些其他合适沉积或成长制程
或前述的任何组合沉积在第一介电层222a上。通道结构1202可以是或包括氧化铟锌(inzno)、氧化铟锡(ito)、氧化铟(in2o3)、氧化镓(ga2o3)、氧化铟镓锌(ingazno)、氧化锌(zno)、氧化铝锌(al2o5zn2)、掺杂铝的氧化锌(azo)、氧化铟钨(iwo)、氧化钛、三五(iii-v)族半导体材料、包含任何上述材料的层堆叠、合金、另一合适材料或前述的任何组合。
[0205]
如图13的剖面图1300所示，在通道结构(图12的1202)上执行图案化制程，以在底部栅极结构236以及第一和第二源极/漏极结构238、240上方形成通道层242。在各种实施例中，图案化制程包括根据掩膜层(未显示)在通道结构(图12的1202)上执行湿式刻蚀制程及/或干式刻蚀制程。
[0206]
如图14的剖面图1400所示，第二介电层222b形成在第一介电层222a上方并且围绕通道层242。在各种实施例中，第二介电层222b可以通过cvd、pvd、ald或一些其他合适成长或沉积制程形成在第一介电层222a上。在进一步的实施例中，在第二介电层222b上执行平坦化制程(例如：cmp制程)，使得第二介电层222b的顶表面与通道层242的顶表面共平面。
[0207]
如图15的剖面图1500所示，铁电结构1502沉积在通道层242上，并且上栅极电极层1504沉积在铁电结构1502上。在各种实施例中，铁电结构1502通过cvd、pvd、ald或一些其他合适成长或沉积制程沉积在通道层242和第二介电层222b上。铁电结构1502可以是或包括氧化铪锆(hfzro)、掺杂硅的氧化铪(hfzro)、氧化铝(al2o3)、氧化钛(tio2)、氧化镧(la2o3)、钛酸钡锶(basrtio4)、锆钛酸铅(pzt)、其他合适铁电材料或前述的任何组合。在一些实施例中，上栅极电极层1504通过cvd、pvd、ald、电镀、无电电镀或一些其他合适成长或沉积制程沉积在铁电结构1502上。上栅极电极层1504可以是或包括钛、氮化钛、钽、氮化钽、钨、氮化钨、铝、多晶硅、掺杂的多晶硅、其他合适导电材料或前述的任何组合。
[0208]
如16图的剖面图1600所示，在铁电结构(图15的1502)和上栅极电极层(图15的1504)上执行图案化制程，从而形成第一存储器栅极结构246和第二存储器栅极结构248。第一存储器栅极结构246和第二存储器栅极结构248包括接触通道层242的铁电层126和在铁电层126上方的上栅极电极244。在一些实施例中，图案化制程包括：在上栅极电极层(图15的1504)上方形成掩膜层(未显示)；根据掩膜层在铁电结构(图15的1502)和上栅极电极层(图15的1504)上执行刻蚀制程(例如：湿式刻蚀制程及/或干式刻蚀制程)；以及执行移除制程以移除掩膜层。
[0209]
如图17的截面图1700所示，第三介电层222c形成在第二介电层222b上方并且围绕通道层242。在一些实施例中，第三介电层222c可以通过cvd、pvd、ald或一些其他合适成长或沉积制程形成在第二介电层222b上。在进一步的实施例中，在第三介电层222c上执行平坦化制程(例如：cmp制程)，使得第三介电层222c的顶表面与第一和第二存储器栅极结构246、248的顶表面共平面。
[0210]
如图18的剖面图1800所示，第三源极/漏极结构250形成在第一存储器栅极结构246和第二存储器栅极结构248之间的第三介电层222c内，从而形成第一铁电存储器元件122、第二铁电存储器元件124和控制装置230。第一铁电存储器元件122、第二铁电存储器元件124和控制装置230是数据备份单元108的一部分。在一些实施例中，形成第三源极/漏极结构250的制程可以包括：图案化第三介电层222c以在第一存储器栅极结构246和第二存储器栅极结构248之间的第三介电层222c中形成开口；在开口中沉积(例如：通过cvd、pvd、ald、电镀、无电电镀等)导电材料；以及在导电材料上执行平坦化制程(例如：cmp制程)。在
一些实施例中，第三源极/漏极结构250的顶表面与第一和第二存储器栅极结构246、248的顶表面以及第三介电层222c的顶表面共平面。
[0211]
如图19的剖面图1900所示，第四介电层222d形成在第三介电层222c上方，并且导电通孔228形成在第四介电层222d内，从而在feol结构202上方形成beol结构204。在一些实施例中，第四介电层222d通过cvd、pvd、ald或其他合适成长或沉积制程形成在第三介电层222c上。在进一步的实施例中，导电通孔228可以通过一或多个沉积制程、一或多个图案化制程、一或多个平坦化制程或一些其他合适制程来形成。
[0212]
图20显示了用于形成设置在beol结构内的数据备份单元的方法2000的一些实施例的示意图。尽管方法2000被显示及/或描述为一系列动作或事件，但是应理解该方法不限于所示的顺序或动作。因此，在一些实施例中，这些动作可以以不同于所示的顺序执行，及/或可以同时执行。此外，在一些实施例中，所示动作或事件可以细分为多个动作或事件，这些动作或事件可以分开的时间或与其他动作或子动作同时执行。在一些实施例中，可以省略一些所示的动作或事件，并且可以包括其他未显示的动作或事件。
[0213]
在操作2002，在基板上形成feol结构，并且在feol结构上方形成下beol结构。feol结构包括设置在基板上/内的多个半导体装置。图7显示了对应操作2002的一些实施例的剖面图700。
[0214]
在操作2004，在下beol结构上形成底部栅极结构。图8和图9显示了对应操作2004的一些实施例的剖面图800和900。
[0215]
在操作2006，在底部栅极结构的相对两侧上的下beol结构上方形成第一源极/漏极结构和第二源极/漏极结构。图11显示了对应操作2006的一些实施例的剖面图1100。
[0216]
在操作2008，在底部栅极结构以及第一和第二源极/漏极结构上方形成通道层。图12和图13显示了对应操作2008的一些实施例的剖面图1200和1300。
[0217]
在动作2010，在通道层的第一侧上形成第一存储器栅极结构，并且在通道层的第二侧上形成第二存储器栅极结构，其中第一存储器栅极结构和第二存储器栅极结构包括在铁电层上方的上栅极电极。图15和图16显示了对应操作2010的一些实施例的剖面图1500和1600。
[0218]
在动作2012，在第一存储器栅极结构和第二存储器栅极结构之间的通道层上形成第三源极/漏极结构，从而在feol结构上方的beol结构内形成数据备份单元。图18显示了对应操作2012的一些实施例的剖面图1800。
[0219]
因此，在一些实施例中，本公开涉及一种存储器装置，其包括在存储器单元上方的数据备份单元，其中数据备份单元被配置以备份和恢复存储器单元的数据状态。
[0220]
在一些实施例中，本公开提供一种存储器装置，存储器装置包括：存储器单元，包括设置在基板上的多个半导体装置；下金属间介电(imd)结构，在半导体装置上方；多个导电通孔和多个导线，设置在下金属间介电结构内，并且电性耦接至半导体装置；以及数据备份单元，在导电通孔和导线上方，其中数据备份单元包括第一源极/漏极结构、第二源极/漏极结构、通道层、第一存储器栅极结构、以及第二存储器栅极结构，其中第一存储器栅极结构和第二存储器栅极结构包括铁电层上方的上栅极电极，并且第一源极/漏极结构和第二源极/漏极结构通过导电通孔和导线直接电性耦接至半导体装置。
[0221]
在一些实施例中，第一源极/漏极结构和第二源极/漏极结构设置在通道层的底表
面上，其中第一存储器栅极结构和第二存储器栅极结构设置在通道层的顶表面上。
[0222]
在一些实施例中，第一存储器栅极结构直接在第一源极/漏极结构上方，并且第二存储器栅极结构直接在第二源极/漏极结构上方。
[0223]
在一些实施例中，数据备份单元更包括底部栅极结构，底部栅极结构设置在通道层的底表面上，其中底部栅极结构横向设置在第一源极/漏极结构和第二源极/漏极结构之间。
[0224]
在一些实施例中，数据备份单元更包括第三源极/漏极结构，第三源极/漏极结构设置在通道层上方，其中第三源极/漏极结构横向设置在第一存储器栅极结构和第二存储器栅极结构之间。
[0225]
在一些实施例中，底部栅极结构直接在第三源极/漏极结构下方。
[0226]
在一些实施例中，半导体装置包括在第一数据存储节点耦接至第一存取晶体管的第一反相器和在第二数据存储节点耦接至第二存取晶体管的第二反相器，其中第一源极/漏极结构电性耦接至第一数据存储节点，并且第二源极/漏极结构电性耦接至第二数据存储节点。
[0227]
在一些实施例中，存储器单元被配置为静态随机存取存储器(sram)单元，并且数据备份单元被配置以当从存储器单元移除电源时，将存储器单元的数据存储在第一存储器栅极结构和第二存储器栅极结构中。
[0228]
在一些实施例中，本公开提供一种存储器装置，存储器装置包括：存储器单元，布置在基板上，其中存储器单元包括：锁存电路，包括两个交差耦合的反相器；以及传输闸晶体管，耦接在锁存电路的输出端和位元线之间；以及备份单元，设置在存储器单元上方的介电结构中，其中备份单元包括：第一铁电存储器元件，耦接在锁存电路的输出端和备份位元线之间。
[0229]
在一些实施例中，备份单元包括在基板上方的通道层，并且第一铁电存储器元件包括：设置在通道层的顶表面上的第一上栅极电极；在第一上栅极电极和通道层之间的第一铁电层；设置在第一上栅极电极下方的通道层上的源极/漏极结构；以及设置在通道层的顶表面上的上源极/漏极结构。
[0230]
在一些实施例中，备份单元更包括耦接在锁存电路的输出端和备份位元线之间的第二铁电存储器元件。第二铁电存储器元件包括：设置在通道层的顶表面上的第二上栅极电极；在第二上栅极电极和通道层之间的第二铁电层；以及设置在第二上栅极电极下方的通道层上的第二源极/漏极结构。
[0231]
在一些实施例中，上源极/漏极结构在第一上栅极电极和第二上栅极电极之间间隔。
[0232]
在一些实施例中，备份单元更包括：沿着通道层的底表面设置的底部介电层；以及沿着底部介电层设置的底部栅极电极，其中底部栅极电极直接在上源极/漏极结构下方。
[0233]
在一些实施例中，备份单元被配置以在将存储器单元放置在低功率状态之前，基于在锁存电路的输出端的数值，来改变第一铁电存储器元件的临界电压和第二铁电存储器元件的临界电压。
[0234]
在一些实施例中，底部栅极电极被配置以在通道层中产生电场，以改变第一铁电存储器元件的上临界电压和第二铁电存储器元件的临界电压。
[0235]
在一些实施例中，本公开提供了一种用于形成存储器装置的方法，包括：在基板上形成多个半导体装置；在半导体装置上方形成下金属间介电(imd)结构；在下金属间介电结构上方形成底部栅极结构；在下金属间介电结构上方和底部栅极结构的相对两侧上形成第一源极/漏极结构和第二源极/漏极结构；在底部栅极结构上方形成通道层；以及在通道层上方形成第一存储器栅极结构和第二存储器栅极结构。
[0236]
在一些实施例中，存储器装置之形成方法更包括形成在通道层上方并且横向在第一存储器栅极结构和第二存储器栅极结构之间的第三源极/漏极结构。
[0237]
在一些实施例中，形成第一存储器栅极结构和第二存储器栅极结构包括：在通道层上沉积铁电结构；在铁电结构上沉积栅极电极层；以及图案化铁电结构和栅极电极层。
[0238]
在一些实施例中，底部栅极结构从第一存储器栅极结构的侧壁下方连续横向延伸到第二存储器栅极结构的侧壁下方。
[0239]
在一些实施例中，第一源极/漏极结构直接在第一存储器栅极结构下方，并且第二源极/漏极结构直接在第二存储器栅极结构下方。
[0240]
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同之优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围之前提下，可对本公开进行各种改变、置换或修改。

技术特征：
1.一种存储器装置，包括：一存储器单元，包括设置在一基板上的多个半导体装置；一下金属间介电(imd)结构，在上述半导体装置上方；多个导电通孔和多个导线，设置在上述下金属间介电结构内，并且电性耦接至上述半导体装置；以及一数据备份单元，在上述导电通孔和上述导线上方，其中上述数据备份单元包括一第一源极/漏极结构、一第二源极/漏极结构、一通道层、一第一存储器栅极结构、以及一第二存储器栅极结构，其中上述第一存储器栅极结构和上述第二存储器栅极结构包括一铁电层上方的一上栅极电极，并且上述第一源极/漏极结构和上述第二源极/漏极结构通过上述导电通孔和上述导线直接电性耦接至上述半导体装置。2.如权利要求1所述的存储器装置，其中上述第一源极/漏极结构和上述第二源极/漏极结构设置在上述通道层的一底表面上，其中上述第一存储器栅极结构和上述第二存储器栅极结构设置在上述通道层的一顶表面上。3.如权利要求2所述的存储器装置，其中上述第一存储器栅极结构直接在上述第一源极/漏极结构上方，并且上述第二存储器栅极结构直接在上述第二源极/漏极结构上方。4.如权利要求1所述的存储器装置，其中上述数据备份单元更包括：一底部栅极结构，设置在上述通道层的一底表面上，其中上述底部栅极结构横向设置在上述第一源极/漏极结构和上述第二源极/漏极结构之间。5.如权利要求4所述的存储器装置，其中上述数据备份单元更包括：一第三源极/漏极结构，设置在上述通道层上方，其中上述第三源极/漏极结构横向设置在上述第一存储器栅极结构和上述第二存储器栅极结构之间。6.一种存储器装置，包括：一存储器单元，布置在一基板上，其中上述存储器单元包括：一锁存电路，包括两个交差耦合的反相器；以及一传输闸晶体管，耦接在上述锁存电路的一输出端和一位元线之间；以及一备份单元，设置在上述存储器单元上方的一介电结构中，其中上述备份单元包括：一第一铁电存储器元件，耦接在上述锁存电路的上述输出端和一备份位元线之间。7.如权利要求6所述的存储器装置，其中上述备份单元包括在上述基板上方的一通道层，并且上述第一铁电存储器元件包括：一第一上栅极电极，设置在上述通道层的一顶表面上；一第一铁电层，在上述第一上栅极电极和上述通道层之间；一源极/漏极结构，设置在上述第一上栅极电极下方的上述通道层上；以及一上源极/漏极结构，设置在上述通道层的上述顶表面上。8.如权利要求7所述的存储器装置，其中上述备份单元更包括：一第二铁电存储器元件，耦接在上述锁存电路的上述输出端和上述备份位元线之间，其中上述第二铁电存储器元件包括：一第二上栅极电极，设置在上述通道层的上述顶表面上；一第二铁电层，在上述第二上栅极电极和上述通道层之间；以及一第二源极/漏极结构，设置在上述第二上栅极电极下方的上述通道层上。
9.一种存储器装置的形成方法，包括：在一基板上形成多个半导体装置；在上述半导体装置上方形成一下金属间介电(imd)结构；在上述下金属间介电结构上方形成一底部栅极结构；在上述下金属间介电结构上方和上述底部栅极结构的相对两侧上形成一第一源极/漏极结构和一第二源极/漏极结构；在上述底部栅极结构上方形成一通道层；以及在上述通道层上方形成一第一存储器栅极结构和一第二存储器栅极结构。10.如权利要求9所述的存储器装置的形成方法，其中上述底部栅极结构从上述第一存储器栅极结构的一侧壁下方连续横向延伸到上述第二存储器栅极结构的一侧壁下方。

技术总结
本公开各种实施例针对一种包括存储器单元的存储器装置。存储器单元包括设置在基板上的多个半导体装置。下金属间介电(IMD)结构在半导体装置上方。多个导电通孔和多个导线设置在下IMD结构内并且电性耦接至半导体装置。数据备份单元在多个导电通孔和导线上方。数据备份单元包括第一源极/漏极结构、第二源极/漏极结构、通道层、第一存储器栅极结构和第二存储器栅极结构。第一和第二存储器栅极结构包括在铁电层上方的上栅极电极。第一和第二源极/漏极结构通过导电通孔和导线直接电性耦接至半导体装置。导体装置。导体装置。


技术研发人员：高韵峯 姜慧如
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.13
技术公布日：2023/8/9