包括复制品精细延迟电路的延迟锁定环路及包括该延迟锁定环路的存储器件的制作方法

包括复制品精细延迟电路的延迟锁定环路及包括该延迟锁定环路的存储器件
1.相关申请的交叉引用
2.本技术要求于2022年2月7日在韩国知识产权局递交的韩国专利申请第10-2022-0015721号的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本公开总体上涉及一种延迟锁定环路以及包括该延迟锁定环路的存储器件，并且更具体地，涉及一种包括复制品精细延迟电路的延迟锁定环路以及包括该延迟锁定环路的存储器件。


背景技术：

4.当在电子设备中使用外部施加的时钟信号时，由于电子设备的内部电路，可能发生时间延迟(例如，时钟信号偏移)。延迟锁定环路(dll)可以用于补偿时间延迟。延迟锁定环路可以是使电子设备与外部时钟信号同步所必需的。
5.为了使电子设备与外部时钟信号同步的目的，相关的延迟锁定环路可以包括内部电路的复制品电路(replica circuit)。然而，随着通过对内部电路进行复制而实现的复制品电路的数量增加，延迟可能增加。在这种情况下，延迟锁定环路的锁定时间可能变得更长(例如，增加)。


技术实现要素：

6.本公开的实施例提供了一种包括复制品精细延迟电路的延迟锁定环路以及包括该延迟锁定环路的存储器件。
7.根据本公开的一个方面，提供了一种延迟锁定环路装置，包括：粗糙延迟电路，被配置为延迟参考时钟信号以生成第一时钟信号；精细延迟电路，被配置为延迟第一时钟信号以生成第二时钟信号；第一延迟电路，被配置为延迟第二时钟信号以生成第三时钟信号；第二延迟电路，被配置为延迟第一时钟信号以生成第四时钟信号；第三延迟电路，被配置为延迟第四时钟信号以生成第五时钟信号；相位检测器，被配置为检测参考时钟信号与第五时钟信号之间的相位差；以及控制器，被配置为基于相位检测器的检测结果，调整粗糙延迟电路的第一延迟量、精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。
8.在一些实施例中，第三延迟电路可以被配置为对精细延迟电路进行复制。
9.在一些实施例中，第二延迟电路可以被配置为对第一延迟电路进行复制。
10.在一些实施例中，控制器可以被配置为在调整了粗糙延迟电路的第一延迟量之后，调整精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。
11.在一些实施例中，粗糙延迟电路可以包括多个第一延迟单元。多个第一延迟单元中的每一个第一延迟单元可以被配置为将参考时钟信号延迟第一持续时间。精细延迟电路可以包括多个第二延迟单元。多个第二延迟单元中的每一个第二延迟单元可以被配置为将
第一时钟信号延迟第二持续时间。
12.在一些实施例中，第一持续时间可以等于精细延迟电路的最大延迟时间。
13.在一些实施例中，控制器还可以被配置为生成第一代码和第二代码，使用第一代码调整粗糙延迟电路的第一延迟量，以及使用第二代码调整精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。
14.在一些实施例中，延迟锁定环路装置还可以被配置为响应于第三时钟信号与参考时钟信号同步来输出同步信号。
15.在一些实施例中，控制器还可以被配置为基于第五时钟信号的相位被锁定到参考时钟信号的相位，生成锁定信号并使用该锁定信号使读取数据与数据选通信号同步。
16.根据本公开的一个方面，提供了一种存储器件，包括：时钟信号延迟电路，被配置为接收参考时钟信号并向输出电路提供参考时钟信号；以及延迟锁定环路，该延迟锁定环路包括复制品精细延迟电路、可变延迟电路、以及复制品延迟电路，所述复制品精细延迟电路被配置为对精细延迟电路进行复制。可变延迟电路包括粗糙延迟电路和精细延迟电路。粗糙延迟电路被配置为延迟参考时钟信号以生成第一时钟信号。精细延迟电路被配置为延迟第一时钟信号以生成第二时钟信号。复制品延迟电路被配置为延迟第一时钟信号以生成第四时钟信号。复制品精细延迟电路被配置为延迟第四时钟信号以生成第五时钟信号。
17.在一些实施例中，延迟锁定环路还可以包括：相位检测器，被配置为接收参考时钟信号和第五时钟信号，并检测参考时钟信号和第五时钟信号之间的相位差；以及控制器，被配置为基于相位检测器的检测结果生成第一代码和第二代码。
18.在一些实施例中，控制器还可以被配置为使用第一代码调整粗糙延迟电路的第一延迟量，以及使用第二代码调整精细延迟电路的第二延迟量和复制品精细延迟电路的第三延迟量。
19.在一些实施例中，存储器件还可以包括：时钟信号缓冲器，被配置为从存储器件的外部接收输入时钟信号并生成参考时钟信号。
20.在一些实施例中，复制品延迟电路还可以被配置为对时钟信号缓冲器、时钟信号延迟电路和输出电路进行复制。
21.在一些实施例中，存储器件还可以包括：数据输出电路，被配置为基于从存储器件的外部接收的读取命令，输出与参考时钟信号同步的数据选通信号。
22.在一些实施例中，控制器还可以被配置为基于第五时钟信号的相位被锁定到参考时钟信号的相位，生成锁定信号并使用该锁定信号使读取数据与数据选通信号同步。
23.在一些实施例中，粗糙延迟电路可以包括多个第一延迟单元。多个第一延迟单元中的每一个第一延迟单元可以被配置为将参考时钟信号延迟第一持续时间。精细延迟电路可以包括多个第二延迟单元。多个第二延迟单元中的每一个第二延迟单元可以被配置为将第一时钟信号延迟第二持续时间。
24.在一些实施例中，第一持续时间可以等于精细延迟电路的最大延迟时间。
25.根据本公开的一个方面，提供了一种存储器件的操作方法。该方法包括：在延迟锁定环路处接收存储器件的参考时钟信号。该方法还包括：在延迟锁定环路的粗糙延迟电路处延迟参考时钟信号以生成第一时钟信号。该方法还包括：在延迟锁定环路处延迟第一时钟信号以生成第二时钟信号。该方法还包括：在延迟锁定环路处基于第二时钟信号调整延
迟锁定环路的复制品精细延迟电路的延迟量。该方法还包括：在延迟锁定环路处基于延迟量的调整结果使第一时钟信号与参考时钟信号同步。
26.在一些实施例中，使第一时钟信号与参考时钟信号同步包括：基于复制品精细延迟电路的输出信号和参考时钟信号，使第一时钟信号与参考时钟信号同步。
附图说明
27.通过参考附图详细描述本公开的实施例，本公开的上述及其他目的和特征将变得显而易见。
28.图1是示出了根据本公开的实施例的延迟锁定环路的框图。
29.图2是示出了根据本公开的实施例的存储器件的框图。
30.图3是示出了图2中示出的可变延迟电路的框图。
31.图4a和图4b是示出了图2中示出的存储器件的操作的时序图。
32.图5a和图5b是示出了图2中示出的存储器件的操作结果的时序图。
33.图6是示出了应用根据本公开的实施例的延迟锁定环路的存储器件的框图。
34.图7是示出了根据本公开的实施例的存储器件的操作的流程图。
具体实施方式
35.提供以下参考附图的描述以帮助全面理解由权利要求及其等同物所限定的本公开的实施例。包括各种具体细节以帮助理解，但这些细节仅被认为是示例性的。因此，本领域普通技术人员将认识到，在不背离本公开范围和精神的前提下，可以对本文描述的实施例进行各种改变和修改。此外，为了清楚和简洁的目的，省略了对公知功能和结构的描述。
36.关于附图的描述，类似的附图标记可以用于指代类似或相关元件。应理解，与项目相对应的名词的单数形式可以包括一个或多个事物，除非相关上下文另有明确指示。如本文所使用的，诸如“a或b”、“a和b中的至少一个”、“a或b中的至少一个”、“a、b或c”、“a、b和c中的至少一个”以及“a、b或c中的至少一个”等短语中的每一个可以包括与短语中的对应短语一起列举的项目中的任何一个或所有可能的组合。如本文所使用的，诸如“第1”和“第2”或“第一”和“第二”之类的术语可以用于简单地将对应的组件与其他组件相区分，并且不在其他方面(例如，重要性或顺序)限制组件。应理解，如果在利用或不利用术语“可操作地”或“通信地”情况下提及元件(例如，第一元件)与另一元件(例如，第二元件)“耦接”、“耦接到”另一元件、与另一元件“连接”或“连接到”另一元件，则表示该元件可以直接地(例如，有线地)、无线地或经由第三元件与该另一元件耦接。
37.将理解的是，当一元件或层被称为在另一元件或层“上面”、“之上”、“上”、“下”、“下面”、“下方”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上面、之上、上、下、下面、下方，直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上面”、“之上”、“上”、“下”、“下面”、“下方”、“直接连接到”或“直接耦接到”另一元件或层时，则不存在中间元件或层。
38.贯穿本说明书对“一个实施例”、“实施例”或类似语言的引用表示结合所示的实施例描述的特定特征、结构或特性包括在本解决方案的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似的语言可以但不一定都指代相同的实施
例。
39.此外，本公开的所描述的特征、优点和特性可以以任何合适的方式组合在一个或多个实施例中。根据本文的描述，相关领域的技术人员将认识到，可以在没有特定实施例的一个或多个特定特征或优点的情况下实践本公开。在其他实例中，可以在某些实施例中认识到附加特征和优点，这些附加特征和优点可能不存在于本公开的所有实施例中。
40.图1是示出了根据本公开的实施例的延迟锁定环路的框图。参考图1，延迟锁定环路100可以包括粗糙延迟电路110、精细延迟电路120、第一延迟电路130、第二延迟电路140、第三延迟电路150、相位检测器160和控制器170。
41.粗糙延迟电路110可以接收参考时钟信号ref_ck，并且可以将参考时钟信号ref_ck延迟与粗糙延迟时间tdc一样多。这里要注意的是，将特定信号延迟与特定时间一样多可以指示该特定信号被延迟特定时间段或持续时间。第一时钟信号ck1可以是通过将参考时钟信号ref_ck延迟与粗糙延迟时间tdc一样多而获得的信号。例如，粗糙延迟电路110可以在参考时钟信号ref_ck已被延迟与粗糙延迟时间tdc一样多之后，输出第一时钟信号ck1。粗糙延迟电路110可以从控制器170接收第一代码codel。可以通过第一代码code1来调整粗糙延迟电路110的粗糙延迟时间tdc。例如，粗糙延迟电路110可以根据第一代码code1来设置和/或调整粗糙延迟时间tdc的值。粗糙延迟电路110可以用各种逻辑电路(例如，反相器、and运算器、nand运算器、or运算器、nor运算器、xor运算器和xnor运算器)中的一个或多个来实现。
42.精细延迟电路120可以接收第一时钟信号ck1，并且可以将第一时钟信号ck1延迟与精细延迟时间tdf一样多。第二时钟信号ck2可以是通过将第一时钟信号ck1延迟与精细延迟时间tdf一样多而获得的信号。例如，精细延迟电路120可以在第一时钟信号ck1已被延迟与精细延迟时间tdf一样多之后，输出第二时钟信号ck2。精细延迟电路120可以从控制器170接收第二代码code2。可以通过第二代码code2来调整精细延迟电路120的精细延迟时间tdf。例如，精细延迟电路120可以根据第二代码code2来设置和/或调整精细延迟时间tdf的值。精细延迟电路120可以用各种逻辑电路(例如，反相器、and运算器、nand运算器、or运算器、nor运算器、xor运算器和xnor运算器)中的一个或多个来实现。
43.第一延迟电路130可以接收第二时钟信号ck2，并且可以将第二时钟信号ck2延迟与第一延迟时间td1一样多。第一延迟电路130可以输出延迟的时钟信号作为第三时钟信号ck3。可以将第三时钟信号ck3输出到延迟锁定环路100的外部。
44.在实施例中，第一延迟电路130的第一延迟时间td1可以不受控制器170的控制。备选地或附加地，第一延迟电路130可以从控制器170接收可以用于设置和/或调整第一延迟时间td1的代码(未示出)。
45.根据本公开的实施例的延迟锁定环路100可以应用于基于时钟信号操作的电子设备。例如，电子设备可以包括处理器、易失性存储器(例如，动态随机存取存储器(dram)或静态随机存取存储器(sram))、非易失性存储器(例如，nand闪存、nor闪存、铁电随机存取存储器(fram)、相变随机存取存储器(pram)、晶闸管随机存取存储器(tram)、磁随机存取存储器(mram))、固态驱动器(ssd)、专用集成电路(asic)、现场可编程门阵列(fpga)、片上系统(soc)等。
46.基于时钟信号操作的电子设备可以与时钟信号同步地向外部输出数据和命令。这
里，第一延迟电路130可以包括从输入焊盘(未示出)到输出焊盘(未示出)的路径、以及电子设备中的设置在该路径上的内部电路，电子设备通过该输入焊盘从外部接收时钟信号，数据和命令通过该输出焊盘被输出到外部。因此，第一延迟时间td1可以包括由于上述路径和内部电路引起的延迟时间。也就是说，由于上述路径和内部电路，可能出现时钟信号偏移。
47.延迟锁定环路100可以包括用于改善(例如，减少)或消除上述时钟信号偏移的目的的第二延迟电路140。例如，第二延迟电路140可以被配置为减少和/或消除可能由于上述路径和内部电路导致的来自延迟锁定环路100的上述时钟信号偏移。第二延迟电路140可以是通过对第一延迟电路130进行复制而实现的电路。也就是说，第二延迟电路140可以是通过对第一延迟电路130的延迟量进行建模而实现的电路。第二延迟电路140可以接收第一时钟信号ck1，并且可以将第一时钟信号ck1延迟与第二延迟时间td2一样多。第二延迟电路140可以输出延迟的时钟信号作为第四时钟信号ck4。在这种情况下，第二延迟时间td2可以等于第一延迟时间td1。
48.延迟锁定环路100可以包括用于改善(例如，减少)或消除环路延迟的目的的第三延迟电路150。例如，第三延迟电路150可以被配置为减少和/或消除来自延迟锁定环路100的环路延迟。第三延迟电路150可以是通过对精细延迟电路120进行复制而实现的电路。也就是说，第三延迟电路150可以是通过对精细延迟电路120进行建模而实现的电路。第三延迟电路150可以接收第四时钟信号ck4，并且可以将第四时钟信号ck4延迟与第三延迟时间td3一样多。第三延迟电路150可以输出延迟的时钟信号作为第五时钟信号ck5。在这种情况下，第三延迟时间td3可以等于精细延迟时间tdf。
49.根据本公开的实施例的延迟锁定环路100可以包括相位检测器160。相位检测器160可以接收第五时钟信号ck5和参考时钟信号ref_ck，并且可以检测第五时钟信号ck5和参考时钟信号ref_ck之间的相位差。例如，当参考时钟信号ref_ck的相位相对于第五时钟信号ck5的相位被提前时，相位检测器160可以生成向上信号up。备选地或附加地，在参考时钟信号ref_ck的相位相对于第五时钟信号ck5的相位被延迟的情况下，相位检测器160可以生成向下信号dn。
50.控制器170可以使用相位检测器160的检测结果来调整粗糙延迟电路110、精细延迟电路120和第三延迟电路150的延迟量(例如，第一代码code1、第二代码code2)。详细地，控制器170可以接收向上信号up/向下信号dn。控制器170可以基于向上信号up/向下信号dn来生成第一代码code1和第二代码code2。可以通过第一代码code1来调整粗糙延迟电路110的粗糙延迟时间tdc，并且可以通过第二代码code2来调整精细延迟电路120的精细延迟时间tdf和第三延迟电路150的第三延迟时间td3。
51.在延迟锁定环路100中，第三延迟电路150可以由第二代码code2直接控制，因此，可以改善延迟锁定环路100的环路延迟。也就是说，随着第三延迟电路150改善延迟锁定环路100的环路延迟，延迟锁定环路100的锁定时间可以减少，并且可以减少或消除由于电力噪声引起的抖动。
52.此外，控制器170可以包括用于延迟锁定环路100的稳定性目的的数字环路滤波器(未示出)。例如，数字环路滤波器可以被配置为稳定延迟锁定环路100。例如，数字环路滤波器可以累积向上信号up/向下信号dn。可以参考稳定第五时钟信号ck5所用的时间和延迟锁定环路100的稳定性来确定数字环路滤波器的累积比率。也就是说，当第五时钟信号ck5的
相位被锁定到参考时钟信号ref_ck的相位时，控制器170可以生成锁定信号lock(例如，图2的锁定信号lock)。锁定信号lock可以在第五时钟信号ck5的相位被锁定到参考时钟信号ref_ck的相位之后生成。
53.在实施例中，在控制器170以数字控制方式控制粗糙延迟电路110、精细延迟电路120和第三延迟电路150的情况下，当第五时钟信号ck5的相位被锁定到参考时钟信号ref_ck的相位时，第一代码code1的最低有效位(lsb)和/或第二代码code2的lsb可以继续触发(toggle)。
54.也就是说，延迟锁定环路100可以一致地维持参考时钟信号ref_ck和第三时钟信号ck3的触发时序差“tdc+tdf+td1”。在实施例中，参考时钟信号ref_ck和第三时钟信号ck3的触发时序差“tdc+tdf+td1”可以是参考时钟信号周期(tck)的整数倍“n
×
tck”(n是1或更大的自然数)。如上所述，因为延迟锁定环路100不能直接控制第一延迟电路130的第一延迟时间td1，因此延迟锁定环路100可以包括可控的粗糙延迟电路110和可控的精细延迟电路120，以控制粗糙延迟时间tdc和精细延迟时间tdf。这样，可以一致地维持参考时钟信号ref_ck和第三时钟信号ck3的触发时序差“tdc+tdf+td1”。
55.图2是示出了根据本公开的实施例的存储器件的框图。参考图2，存储器件1000可以包括延迟锁定环路1100、时钟信号缓冲器1200、时钟信号延迟电路1300和数据输出电路1400。将参考图1来描述图2。
56.延迟锁定环路1100可以使数据选通信号dqs与从外部接收的参考时钟信号ref_ck同步。这里，数据选通信号可以指用于感测传送到存储器件1000的写入数据或要从存储器件1000输出的读取数据的时序的信号。延迟锁定环路1100可以接收参考时钟信号ref_ck，并且可以将第二时钟信号ck2输出到时钟信号延迟电路1300。延迟锁定环路1100可以包括以上参考图1描述的延迟锁定环路100或者可以在许多方面类似于所述延迟锁定环路100，并且可以包括以上未提及的附加特征。
57.时钟信号缓冲器1200可以将从外部接收的输入时钟信号ck_i输出到延迟锁定环路1100。详细地，时钟信号缓冲器1200可以接收输入时钟信号ck_i，并且可以将参考时钟信号ref_ck输出到延迟锁定环路1100。这里，参考时钟信号ref_ck可以是通过将输入时钟信号ck_i延迟与tdcb(例如，时钟信号缓冲器1200的延迟时间)一样多而获得的信号。
58.时钟信号延迟电路1300可以将从时钟信号缓冲器1200接收的参考时钟信号ref_ck输出到数据输出电路1400。详细地，时钟信号延迟电路1300可以接收第二时钟信号ck2，并且可以将第三时钟信号ck3输出到数据输出电路1400。这里，第二时钟信号ck2可以是被延迟锁定环路1100延迟的参考时钟信号，并且第三时钟信号ck3可以是通过将第二时钟信号ck2延迟与时钟信号延迟时间tsac一样多而获得的信号。在这种情况下，时钟信号延迟时间tsac可以与参考图1描述的第一延迟时间td1相对应。时钟信号延迟电路1300可以包括以上参考图1描述的第一延迟电路130或者可以在许多方面类似于所述第一延迟电路130，并且可以包括以上未提及的附加特征。时钟信号延迟电路1300的时钟信号延迟时间tsac可以不受延迟锁定环路1100的控制。
59.数据输出电路1400可以接收第三时钟信号ck3，并且可以基于第三时钟信号ck3输出数据选通信号dqs。在这种情况下，数据选通信号dqs可以与通过将第三时钟信号ck3延迟与输出延迟时间tdout一样多而获得的信号相对应。在实施例中，数据输出电路1400可以包
括存储器件1000的内部电路，该内部电路被放置为靠近数据输出焊盘。
60.参考图2，延迟锁定环路1100可以包括可变延迟电路1115、复制品延迟电路1130、复制品精细延迟电路1140、相位检测器1150和控制器1160。
61.可变延迟电路1115可以接收参考时钟信号ref_ck，并且可以将参考时钟信号ref_ck延迟与“n
×
tck
–
tdf_r
–
tdrd”一样多。这里，“tck”可以是参考时钟信号ref_ck的周期，“n”可以是自然数。复制品精细延迟时间tdf_r可以指复制品精细延迟电路1140的延迟量，并且复制品延迟时间tdrd可以指复制品延迟电路1130的延迟量。在这种情况下，复制品延迟时间tdrd可以等于“tdcb+tsac+tdout”。当可变延迟电路1115的延迟量为“n
×
tck
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tdf_r
–
(tdcb+tsac+tdout)”时，数据选通信号dqs可以相对于参考时钟信号ref_ck延迟与“n
×
tck”一样多。也就是说，数据选通信号dqs的相位可以被锁定到参考时钟信号ref_ck的相位。时钟信号延迟电路1300可以包括以上参考图1描述的第一延迟电路130或者可以在许多方面类似于所述第一延迟电路130，并且可以包括以上未提及的附加特征。
62.复制品延迟电路1130可以是通过对时钟信号缓冲器1200、时钟信号延迟电路1300和数据输出电路1400进行复制而实现的电路。也就是说，复制品延迟电路1130可以是通过对时钟信号缓冲器1200、时钟信号延迟电路1300和数据输出电路1400建模而实现的电路。复制品延迟电路1130可以接收第一时钟信号ck1，并且可以将第一时钟信号ck1延迟与复制品延迟时间tdrd一样多。第四时钟信号ck4可以是通过将第一时钟信号ck1延迟与复制品延迟时间tdrd一样多而获得的信号。例如，复制品延迟电路1130可以通过将第一时钟信号ck1延迟与复制品延迟时间tdrd一样多来输出第四时钟信号ck4。在这种情况下，复制品延迟时间tdrd可以等于“tdcb+tsac+tdout”。复制品延迟电路1130可以包括以上参考图1描述的第二延迟电路140或者可以在许多方面类似于所述第二延迟电路140，并且可以包括以上未提及的附加特征。
63.复制品精细延迟电路1140可以是通过对精细延迟电路1120进行复制而实现的电路。也就是说，复制品精细延迟电路1140可以是通过对精细延迟电路1120进行建模而实现的电路。复制品精细延迟电路1140可以接收第四时钟信号ck4，并且可以将第四时钟信号ck4延迟与复制品精细延迟时间tdf_r一样多。第五时钟信号ck5可以是通过将第四时钟信号ck4延迟与复制品精细延迟时间tdf_r一样多而获得的信号。例如，复制品精细延迟电路1140可以通过将第四时钟信号ck4延迟与复制品精细延迟时间tdf_r一样多来输出第五时钟信号ck5。当第五时钟信号ck5的相位被锁定到数据选通信号dqs的相位时，数据选通信号dqs可以与参考时钟信号ref_ck同步。
64.相位检测器1150可以接收第五时钟信号ck5和参考时钟信号ref_ck。相位检测器1150可以检测第五时钟信号ck5和参考时钟信号ref_ck之间的相位差。相位检测器1150可以包括以上参考图1描述的相位检测器160或者可以在许多方面类似于所述相位检测器160，并且可以包括以上未提及的附加特征。
65.控制器1160可以使用相位检测器1150的检测结果来调整粗糙延迟电路1110、精细延迟电路1120和复制品精细延迟电路1140的延迟量(例如，第一代码code1、第二代码code2)。也就是说，延迟锁定环路1100可以将第五时钟信号ck5和参考时钟信号ref_ck进行比较，以调整粗糙延迟电路1110、精细延迟电路1120和复制品精细延迟电路1140的延迟量。可以通过第一代码code1来调整粗糙延迟电路1110的粗糙延迟时间tdc，并且可以通过第二
代码code2来调整精细延迟电路1120的精细延迟时间tdf和复制品精细延迟电路1140的复制品精细延迟时间tdf_r。在这种情况下，可以通过第一代码code1和第二代码code2来调整可变延迟电路1115的“n
×
tck
–
tdf_r
–
tdrd”。控制器1160可以包括以上参考图1描述的控制器170或者可以在许多方面类似于所述控制器170，并且可以包括以上未提及的附加特征。
66.在另一实施例中，控制器1160可以生成锁定信号lock。锁定信号lock可以在数据选通信号dqs的相位被锁定到参考时钟信号ref_ck的相位之后生成。可以将锁定信号lock提供给存储器件1000的任何其他内部电路(未示出)。在实施例中，数据输出电路1400可以使用锁定信号lock使读取数据与数据选通信号dqs同步。
67.图3是示出了图2中示出的可变延迟电路的框图。参考图3，可变延迟电路2000可以包括粗糙延迟电路2110和精细延迟电路2120。将参考图2来描述图3。可变延迟电路2000可以包括以上参考图2描述的可变延迟电路1115或者可以在许多方面类似于所述可变延迟电路1115，并且可以包括以上未提及的附加特征。
68.粗糙延迟电路2110可以包括第一延迟单元211a-211m(以下统称为“211”)，其中m是大于零的自然数，与包括在粗糙延迟电路2110中的第一延迟单元211的数量相对应。第一延迟单元211可以被实现为彼此等同。第一延迟单元211的延迟量(或延迟幅度)可以是td4。粗糙延迟电路2110可以接收参考时钟信号ref_ck，并且可以将参考时钟信号ref_ck延迟与“0”到“m
×
td4”中的与第一代码code1相对应的时间一样多。粗糙延迟电路2110可以输出第一时钟信号ck1。
69.精细延迟电路2120可以包括第二延迟单元212a-212n(以下统称为“212”)，其中n是大于零的自然数，与包括在精细延迟电路2120中的第二延迟单元212的数量相对应。第二延迟单元212可以被实现为彼此等同。第二延迟单元的延迟量(或延迟幅度)可以是td5。精细延迟电路2120可以从粗糙延迟电路2110接收延迟的参考时钟信号，并且可以将延迟的参考时钟信号延迟与“0”到“n
×
td5”中的与第二代码code2相对应的时间一样多。精细延迟电路2120可以输出第二时钟信号ck2。在实施例中，第一延迟单元211和第二延迟单元212可以用各种逻辑电路(例如，反相器、and运算器、nand运算器、or运算器、nor运算器、xor运算器和xnor运算器)中的一个或多个来实现。
70.在另一实施例中，用于调整粗糙延迟电路2110的延迟量的第一代码code1可以等同于用于调整精细延迟电路2120的延迟量的第二代码code2。为了将参考时钟信号ref_ck延迟与参考图2描述的“n
×
tck
–
tdf_r
–
tdrd”一样多，控制器1160(参考图2)可以调整粗糙延迟电路2110的延迟量。这样，控制器1160(参考图2)可以基于“n
×
tck
–
tdf_r
–
tdrd”来延迟参考时钟信号ref_ck。在完成对粗糙延迟电路2110的调整后，控制器1160(参考图2)可以调整精细延迟电路2120的延迟量。这样，控制器1160(参考图2)可以将参考时钟信号ref_ck精细地延迟与“n
×
tck
–
tdf_r
–
tdrd”一样多。详细地，作为第一延迟单元211的延迟时间的td4可以是精细延迟电路2120的最大延迟时间“n
×
td5”。
71.可变延迟电路2000示出了图2中示出的可变延迟电路1115的框图的示例。然而，本公开不限于此。例如，使用粗糙延迟电路和精细延迟电路来设置任意延迟时间的方式也可以应用于图1中示出的第二延迟电路140和第三延迟电路150以及图2中示出的复制品精细延迟电路1140。
72.图4a和图4b是示出了图2中示出的存储器件的操作的时序图。将参考图2来描述图
4a和图4b。在图4a和图4b中，由于电力噪声，高电压hv和低电压lv可以被重复地施加到存储器件。图4a是不包括延迟锁定环路1100的存储器件的时序图，图4b是图2的存储器件1000的时序图。
73.参考图4a，在向存储器件施加高电压hv的情况下，数据选通信号dqs的相位可以相对于参考时钟信号ref_ck的相位提前。详细地，在高电压hv中，延迟锁定环路的延迟可以减少，并且延迟锁定环路的输出时钟信号的触发时序可以提前。因此，延迟锁定环路的锁定时间可以缩短，并且数据选通信号dqs的相位可以相对于参考时钟信号ref_ck的相位提前。在向存储器件施加低电压lv的情况下，数据选通信号dqs的相位可以相对于参考时钟信号ref_ck的相位延迟。详细地，在低电压lv处，延迟锁定环路的延迟可以增加，并且延迟锁定环路的输出时钟信号的触发时序可以延迟。因此，延迟锁定环路的锁定时间可以增加，并且数据选通信号dqs的相位可以相对于参考时钟信号ref_ck的相位延迟。在这种情况下，相位改变周期(period)可以与从时钟信号的相位改变的时间到相位改变的时钟信号的边沿到达相位检测器的时间的时间段相对应。
74.参考图4b，包括延迟锁定环路1100的存储器件1000的数据选通信号dqs的相位可以在高电压hv和低电压lv处等同于参考时钟信号ref_ck的相位。也就是说，延迟锁定环路1100可以改善和/或消除由于电力噪声引起的抖动。
75.图5a和图5b是示出了图2中示出的存储器件的操作结果的时序图。图5a是不包括延迟锁定环路1100的存储器件的数据选通信号dqs在10,000个或更多个周期期间累积的时序图，其中针对每个时段，数据选通信号dqs被划分。图5b是包括延迟锁定环路1100的存储器件的数据选通信号dqs在10,000个或更多个周期期间累积的时序图，其中针对每个时段，数据选通信号dqs被划分。
76.参考图5a，不包括图2的延迟锁定环路1100的存储器件的抖动可以在第一时间间隔t1中发生。也就是说，不包括图2的延迟锁定环路1100的存储器件的数据选通信号dqs可以由于电力噪声而经历显著的相位变化。
77.参考图5b，包括图2的延迟锁定环路1100的存储器件的抖动可以在第二时间间隔t2中发生。也就是说，包括图2的延迟锁定环路1100的存储器件的数据选通信号dqs可以由于电力噪声而经历小的相位变化。在这种情况下，第一时间间隔t1可以比第二时间间隔t2长。
78.图6是示出了应用根据本公开的实施例的延迟锁定环路的存储器件的框图。参考图6，存储器件3000可以包括地址缓冲器3110、命令解码器3120、时钟信号缓冲器3130、延迟锁定环路3200、存储体3310、行解码器3320、列解码器3330、输入/输出门3400、数据输入电路3510和数据输出电路3520。存储器件3000可以包括以上参考图2描述的可变存储器件1000或者可以在许多方面类似于所述可变存储器件1000，并且可以包括以上未提及的附加特征。
79.地址缓冲器3110可以通过地址焊盘从外部接收地址add。地址缓冲器3110可以与从时钟信号缓冲器3130输出的时钟信号同步地操作。地址缓冲器3110可以分别向行解码器3320和列解码器3330提供行地址ra和列地址ca。
80.命令解码器3120可以通过命令焊盘从外部接收各种命令cmd。命令解码器3120可以与从时钟信号缓冲器3130输出的时钟信号同步地操作。在实施例中，命令cmd可以包括激
活命令act、读取命令rd或写入命令wr。命令解码器3120可以对写入使能信号we、行地址选通信号ras、列地址选通信号cas、激活信号act、芯片选择信号cs、来自地址缓冲器3110的地址信号等进行解码。命令解码器3120可以对命令cmd进行解码，并且可以生成行解码器控制信号r_ctrl和输入/输出门控制信号g_ctrl。
81.时钟信号缓冲器3130可以通过时钟信号焊盘接收参考时钟信号ref_ck。时钟信号缓冲器3130可以将参考时钟信号ref_ck提供给图6所示的存储器件3000的内部电路和图6中未示出的内部电路。
82.延迟锁定环路3200可以补偿不可避免地发生的延迟“tdcb+tsac+tdout”，直到参考时钟信号ref_ck被输出作为数据选通信号dqs。因为根据本公开的实施例的延迟锁定环路3200精确地复制了延迟时间tdcb、时钟信号延迟时间tsac和输出延迟时间tdout，所以可以改善数据选通信号dqs和参考时钟信号ref_ck之间的偏移以及数据有效窗口tdv。参考图6，延迟锁定环路3200可以通过时钟信号缓冲器3130来接收参考时钟信号ref_ck。
83.存储体3310可以是存储单元阵列。为了简化附图，图6中仅示出了一个存储体3310，但是存储器件3000可以包括多个存储体。存储体3310的大小和/或存储体的数量可以符合协议或规范。存储体3310可以由行解码器3320和列解码器3330控制。
84.行解码器3320可以响应于行地址ra和行解码器控制信号r_ctrl来控制字线wl(未示出)。详细地，当存储器件3000从外部接收到激活命令时，行解码器3320可以选择任意字线。
85.响应于激活命令，列解码器3330可以通过位线bl(未示出)来读取与所选择的字线连接的存储单元的数据。当从外部接收到读取命令或写入命令时，存储器件3000可以输出由输入/输出门3400选择的数据，和/或可以修改由输入/输出门3400选择的数据。
86.输入/输出门3400可以接收列地址ca和输入/输出门控制信号g_ctrl。输入/输出门3400可以响应于列地址ca，将写入数据从数据输入电路3510传送到列解码器3330。输入/输出门3400可以响应于列地址ca，将列解码器3330的数据传送到输入/输出门3400。输入/输出门3400可以将来自列解码器3330的数据输出到数据输出电路3520。
87.数据输入电路3510可以将通过数据焊盘接收的写入数据输出到输入/输出门3400。在这种情况下，数据输入电路3510可以通过数据选通焊盘一起接收数据选通信号dqs。
88.数据输出电路3520可以通过数据焊盘输出读取数据。可以向数据输出电路3520提供来自输入/输出门3400的读取数据。在这种情况下，数据输出电路3520可以通过数据选通焊盘输出数据选通信号dqs。
89.图7是示出了根据本公开的实施例的存储器件的操作的流程图。将参考图2来描述图7。
90.在操作s110中，延迟锁定环路1100可以接收参考时钟信号ref_ck。详细地，延迟锁定环路1100的粗糙延迟电路1110可以接收参考时钟信号ref_ck。
91.在操作s120中，延迟锁定环路1100可以延迟参考时钟信号ref_ck以生成第一时钟信号ck1。详细地，延迟锁定环路1100的粗糙延迟电路1110可以接收参考时钟信号ref_ck以生成第一时钟信号ck1。
92.在操作s130中，延迟锁定环路1100可以延迟第一时钟信号ck1。详细地，延迟锁定
环路1100的复制品延迟电路1130可以从粗糙延迟电路1110接收第一时钟信号ck1，并且可以将第一时钟信号ck1延迟与复制品延迟时间tdrd一样多。第四时钟信号ck4可以是通过将第一时钟信号ck1延迟与复制品延迟时间tdrd一样多而获得的信号。在这种情况下，复制品延迟时间tdrd可以等于“tdcb+tsac+tdout”。
93.复制品精细延迟电路1140可以接收第四时钟信号ck4，并且可以将第四时钟信号ck4延迟与复制品精细延迟时间tdf_r一样多。第五时钟信号ck5可以是通过将第四时钟信号ck4延迟与复制品精细延迟时间tdf_r一样多而获得的信号。
94.在操作s140中，延迟锁定环路1100可以基于由此延迟的第一时钟信号ck1来调整复制品精细延迟电路的延迟量。详细地，延迟锁定环路1100的相位检测器1150可以接收从复制品精细延迟电路1140输出的信号和参考时钟信号ref_ck，并且可以检测从复制品精细延迟电路1140输出的信号和参考时钟信号ref_ck之间的相位差。控制器1160可以基于相位检测器1150的检测结果来调整粗糙延迟电路1110、精细延迟电路1120和复制品精细延迟电路1140的延迟量。
95.在操作s150中，延迟锁定环路1100可以使第一时钟信号ck1与参考时钟信号ref_ck同步。详细地，延迟锁定环路1100的相位检测器1150可以接收从复制品精细延迟电路1140输出的信号和参考时钟信号ref_ck，并且可以检测从复制品精细延迟电路1140输出的信号和参考时钟信号ref_ck之间的相位差。控制器1160可以基于相位检测器1150的检测结果使第一时钟信号ck1与参考时钟信号ref_ck同步。
96.根据本公开的实施例，延迟锁定环路和包括该延迟锁定环路的存储器件可以控制复制品精细延迟电路以减少环路延迟。这样，可以减少延迟锁定环路的延迟时间，并且可以改善或消除由于电力噪声引起的抖动。
97.上述描述中提供的实施例中的每一个不排除与本文同样提供或未提供但与本公开内容一致的另一示例或另一实施例的一个或多个特征相关联。例如，即使在特定示例或实施例中描述的事项未在不同的示例或实施例中描述，这些事项也可以被理解为与该不同的示例或实施例相关或是可组合的。此外，应当理解，对本公开的原理、方面、示例和具体实施例的所有描述旨在涵盖其结构和功能的等同物。此外，这些等同物应被理解为不仅包括目前众所周知的等同物，还包括未来将开发的等同物，即被发明以执行相同功能的所有设备，而不管其结构如何。
98.尽管已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

技术特征：
1.一种延迟锁定环路装置，包括：粗糙延迟电路，被配置为延迟参考时钟信号以生成第一时钟信号；精细延迟电路，被配置为延迟所述第一时钟信号以生成第二时钟信号；第一延迟电路，被配置为延迟所述第二时钟信号以生成第三时钟信号；第二延迟电路，被配置为延迟所述第一时钟信号以生成第四时钟信号；第三延迟电路，被配置为延迟所述第四时钟信号以生成第五时钟信号；相位检测器，被配置为检测所述参考时钟信号和所述第五时钟信号之间的相位差；以及控制器，被配置为基于所述相位检测器的检测结果，调整所述粗糙延迟电路的第一延迟量、所述精细延迟电路的第二延迟量和所述第三延迟电路的第三延迟量。2.根据权利要求1所述的延迟锁定环路装置，其中，所述第三延迟电路被配置为对所述精细延迟电路进行复制。3.根据权利要求2所述的延迟锁定环路装置，其中，所述第二延迟电路被配置为对所述第一延迟电路进行复制。4.根据权利要求2所述的延迟锁定环路装置，其中，所述控制器被配置为在调整了所述粗糙延迟电路的所述第一延迟量之后，调整所述精细延迟电路的所述第二延迟量和所述第三延迟电路的所述第三延迟量。5.根据权利要求2所述的延迟锁定环路装置，其中，所述粗糙延迟电路包括多个第一延迟单元，所述多个第一延迟单元中的每一个第一延迟单元被配置为将所述参考时钟信号延迟第一持续时间，以及所述精细延迟电路包括多个第二延迟单元，所述多个第二延迟单元中的每一个第二延迟单元被配置为将所述第一时钟信号延迟第二持续时间。6.根据权利要求5所述的延迟锁定环路装置，其中，所述第一持续时间等于所述精细延迟电路的最大延迟时间。7.根据权利要求2所述的延迟锁定环路装置，其中，所述控制器还被配置为：生成第一代码和第二代码；使用所述第一代码调整所述粗糙延迟电路的所述第一延迟量；以及使用所述第二代码调整所述精细延迟电路的所述第二延迟量和所述第三延迟电路的所述第三延迟量。8.根据权利要求2所述的延迟锁定环路装置，其中，所述延迟锁定环路装置被配置为响应于所述第三时钟信号与所述参考时钟信号同步来输出同步信号。9.根据权利要求2所述的延迟锁定环路装置，其中，所述控制器还被配置为基于所述第五时钟信号的相位被锁定到所述参考时钟信号的相位，生成锁定信号并使用所述锁定信号使读取数据与数据选通信号同步。10.一种存储器件，包括：时钟信号延迟电路，被配置为接收参考时钟信号，并向输出电路提供所述参考时钟信号；以及延迟锁定环路，包括复制品精细延迟电路、可变延迟电路、以及复制品延迟电路，所述复制品精细延迟电路被配置为对精细延迟电路进行复制，
其中，所述可变延迟电路包括粗糙延迟电路和所述精细延迟电路，其中，所述粗糙延迟电路被配置为延迟所述参考时钟信号以生成第一时钟信号，其中，所述精细延迟电路被配置为延迟所述第一时钟信号以生成第二时钟信号，其中，所述复制品延迟电路被配置为延迟所述第一时钟信号以生成第四时钟信号，以及其中，所述复制品精细延迟电路被配置为延迟所述第四时钟信号以生成第五时钟信号。11.根据权利要求10所述的存储器件，其中，所述延迟锁定环路还包括：相位检测器，被配置为接收所述参考时钟信号和所述第五时钟信号，并检测所述参考时钟信号和所述第五时钟信号之间的相位差；以及控制器，被配置为基于所述相位检测器的检测结果生成第一代码和第二代码。12.根据权利要求11所述的存储器件，其中，所述控制器还被配置为：使用所述第一代码调整所述粗糙延迟电路的第一延迟量；以及使用所述第二代码调整所述精细延迟电路的第二延迟量和所述复制品精细延迟电路的第三延迟量。13.根据权利要求11所述的存储器件，还包括：时钟信号缓冲器，被配置为从所述存储器件的外部接收输入时钟信号，并生成所述参考时钟信号。14.根据权利要求13所述的存储器件，其中，所述复制品延迟电路还被配置为对所述时钟信号缓冲器、所述时钟信号延迟电路和所述输出电路进行复制。15.根据权利要求11所述的存储器件，还包括：数据输出电路，被配置为基于从所述存储器件的外部接收的读取命令，输出与所述参考时钟信号同步的数据选通信号。16.根据权利要求11所述的存储器件，其中，所述控制器还被配置为基于所述第五时钟信号的相位被锁定到所述参考时钟信号的相位，生成锁定信号并使用所述锁定信号使读取数据与数据选通信号同步。17.根据权利要求11所述的存储器件，其中，所述粗糙延迟电路包括多个第一延迟单元，所述多个第一延迟单元中的每一个第一延迟单元被配置为将所述参考时钟信号延迟第一持续时间，以及所述精细延迟电路包括多个第二延迟单元，所述多个第二延迟单元中的每一个第二延迟单元被配置为将所述第一时钟信号延迟第二持续时间。18.根据权利要求17所述的存储器件，其中，所述第一持续时间等于所述精细延迟电路的最大延迟时间。19.一种存储器件的操作方法，所述操作方法包括：在所述存储器件的延迟锁定环路处接收参考时钟信号；在所述延迟锁定环路的粗糙延迟电路处延迟所述参考时钟信号以生成第一时钟信号；在所述延迟锁定环路处延迟所述第一时钟信号以生成第二时钟信号；在所述延迟锁定环路处基于所述第二时钟信号调整所述延迟锁定环路的复制品精细延迟电路的延迟量；以及在所述延迟锁定环路处基于所述延迟量的调整结果使所述第一时钟信号与所述参考
时钟信号同步。20.根据权利要求19所述的操作方法，其中，使所述第一时钟信号与所述参考时钟信号同步包括：基于所述复制品精细延迟电路的输出信号和所述参考时钟信号，使所述第一时钟信号与所述参考时钟信号同步。

技术总结
在本公开的一些实施例中，一种延迟锁定环路包括：粗糙延迟电路，被配置为延迟参考时钟信号以生成第一时钟信号；精细延迟电路，被配置为延迟第一时钟信号以生成第二时钟信号；第一延迟电路，被配置为延迟第二时钟信号以生成第三时钟信号；第二延迟电路，被配置为延迟第一时钟信号以生成第四时钟信号；第三延迟电路，被配置为延迟第四时钟信号以生成第五时钟信号；相位检测器，被配置为检测参考时钟信号和第五时钟信号之间的相位差；以及控制器，被配置为调整粗糙延迟电路的第一延迟量、精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。迟量。迟量。


技术研发人员：尹峻燮 崔训对
受保护的技术使用者：三星电子株式会社
技术研发日：2022.11.17
技术公布日：2023/8/9