射频器件的去嵌版图结构及去嵌方法与流程

1.本技术涉及半导体器件去嵌技术领域，具体涉及一种射频器件的去嵌版图结构及去嵌方法。


背景技术：

2.半导体器件的精确建模对电路设计有非常重要的作用，建模过程主要基于对表征结构的测试数据进行，而应用在射频领域的器件，通常通过测试其散射参数(s参数)进行建模，测试频率的范围必须覆盖器件的工作频率范围。在器件的测试结构中，除去待测的本征器件外，不可避免的要引入测试接触块(pad)及pad与器件之间的互连线。在射频或更高频率应用范围内，由于器件的测试pad，以及与pad之间的互连线带来的寄生因素已不可忽略，使得直接测试器件得到的s参数无法准确表征本征器件本身的性能，必须将寄生因素去除，这一过程称为器件去嵌。
3.射频器件可采用开路短路去嵌方法去除寄生，需要设计配套的开路/短路结构去除串并联带来的寄生参数。对于不同尺寸矩阵的射频器件来说，常规的设计，每一个射频器件至少需要3个testkey(测试结构)实现去嵌，但是晶圆上通常是阵列式排布的若干个射频器件(芯片)，若每一个射频器件至少需要3个testkey实现去嵌，这不仅增加版图面积，同时大大增加建模测量工作量。


技术实现要素：

4.本技术提供了一种射频器件的去嵌版图结构及去嵌方法，可以解决目前射频器件的去嵌过程中，去嵌测试结构版图面积较大以及建模测量工作量较大等问题中的至少一个问题。
5.一方面，本技术实施例提供了一种射频器件的去嵌版图结构，包括：一组开路测试结构和一组短路测试结构，其中，
6.所述一组开路测试结构包括：第一至第三开路测试结构，各所述开路测试结构均包括：第一去嵌平面、设于所述第一去嵌平面两侧的两个第一信号端焊盘、设于所述第一去嵌平面四周的四个第一接地端焊盘以及待测试射频器件和所述第一信号端焊盘之间的左侧的第一连接导线、右侧的第一连接导线，四个所述第一接地端焊盘相互短接并且接地；
7.所述一组短路测试结构包括：第一至第三短路测试结构，各所述短路测试结构均包括：第二去嵌平面、设于所述第二去嵌平面两侧的两个第二信号端焊盘、设于所述第二去嵌平面四周的四个第二接地端焊盘以及待测试射频器件和所述第二信号端焊盘之间的左侧的第二连接导线、右侧的第二连接导线，四个所述第二接地端焊盘相互短接并且接地，两个所述第二信号端焊盘短接并且与所述第二接地端焊盘连接；
8.其中，利用阵列式排布的若干不同尺寸的所述待测试射频器件对任意一所述开路测试结构进行模拟，获取所述第一连接导线的若干长度，其中，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导
线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度，其中，所述第一开路测试结构左、右侧的第一连接导线的长度记为(0，0)，所述第二开路测试结构左、右侧的第一连接导线的长度记为(l
olmin
，l
ormin
),所述第三开路测试结构左、右侧的第一连接导线的长度记为(l
olmax
，l
ormax
)；
9.利用阵列式排布的若干不同尺寸的所述待测试射频器件对任意一所述短路测试结构进行模拟，获取所述第二连接导线的若干长度，其中，选取0作为第一短路测试结构的第二连接导线的长度，选取长度最小值作为第二短路测试结构的第二连接导线的长度，选取长度最大值作为第三短路测试结构的第二连接导线的长度，其中，所述第一短路测试结构左、右侧的第二连接导线的长度记为(0，0)，所述第二短路测试结构左、右侧的第二连接导线的长度记为(l
slmin
，l
srmin
)，所述第三短路测试结构左、右侧的第二连接导线的长度记为(l
slmax
，l
srmax
)。
10.可选的，在所述射频器件的去嵌版图结构中，同一所述开路测试结构中，左侧的所述第一连接导线的长度与右侧的所述第一连接导线的长度相同；
11.同一所述短路测试结构中，左侧的所述第二连接导线的长度与右侧的所述第二连接导线的长度相同。
12.另一方面，本技术实施例还提供了一种基于所述去嵌版图结构的射频器件的去嵌方法，包括：
13.第一步骤：利用经solt校准后的网络分析仪获取所有待测试射频器件的初始s参数以及第一至第三开路测试结构的初始s参数、第一至第三短路测试结构的初始s参数；
14.第二步骤：以第一开路测试结构、第二开路测试结构、第三开路测试结构和第一短路测试结构为处理对象，分别计算所述第二开路测试结构、所述第三开路测试结构去除串并联带来的寄生参数，以分别获取第二开路测试结构的第一连接导线的校正s参数、第三开路测试结构的第一连接导线的校正s参数；
15.第三步骤：根据所述第二开路测试结构的第一连接导线的校正s参数、所述第三开路测试结构的第一连接导线的校正s参数，分别获取所述第二开路测试结构的第一连接导线的y参数、所述第三开路测试结构的第一连接导线的y参数；
16.第四步骤：以第一开路测试结构、第一短路测试结构、第二短路测试结构和第三短路测试结构为处理对象，分别计算第二短路测试结构、第三短路测试结构去除串并联带来的寄生参数，以分别获取第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数；
17.第五步骤：根据第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数，分别获取第二短路测试结构的第二连接导线的z参数、第三短路测试结构的第二连接导线的z参数；
18.第六步骤：以待测试射频器件为处理对象，将置于开路测试结构中的待测试射频器件两侧的第一连接导线的长度记为(l
ol
,l
or
)、置于短路测试结构中的待测试射频器件两侧的第二连接导线的长度记为(l
sl
,l
sr
)，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数；
19.第七步骤：以待测试射频器件、第一开路测试结构、第一短路测试结构为处理对象，在所述第一开路测试结构、所述第一短路测试结构的基础上引入所述第六步骤中得到
的校正后的第一连接导线的y参数以及第二连接导线的z参数，获取待测试射频器件的寄生参数；
20.第八步骤：根据待测试射频器件的寄生参数和待测试射频器件的初始s参数，获取待测试射频器件的校正s参数；
21.第九步骤：重复执行所述第一步骤至所述第八步骤，获取阵列式排布的所有不同尺寸的所述待测试射频器件的校正s参数。
22.可选的，在所述射频器件的去嵌方法中，所述第六步骤中，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数的计算公式包括：
23.ydut'.11＝yopen2.11+(l
ol
－l
olmin
)/(l
olmax
－l
olmin
)*(yopen3.11－yopen2.11)；
24.ydut'.22＝yopen2.22+(l
or
－l
ormin
)/(l
ormax
－l
ormin
)*(yopen3.22－yopen2.22)；
25.zdut'.11＝(zshort2.11－zshort2.12)+(l
sl
－l
slmin
)/(l
slmax
－
26.l
slmin
)*(zshort3.11－zshort3.12－zshort2.11+zshort2.12)；
27.zdut'.22＝(zshort2.22－zshort2.12)+(l
sr
－l
slmin
)/(l
srmax
－l
slmin
)*(zshort3.22
28.－zshort3.12－zshort2.22+zshort2.12)；
29.其中，ydut'.11、ydut'.22均为校正后的第一连接导线的y参数；zdut'.11、zdut'.22均为校正后的第二连接导线的z参数；yopen2.11、yopen2.22均是所述第二开路测试结构的y参数；yopen3.11、yopen3.22均是所述第三开路测试结构的y参数；zshort2.11、zshort2.12、zshort2.22均是所述第二短路测试结构的z参数；zshort3.11、zshort3.12、zshort3.22均是所述第三短路测试结构的z参数。
30.可选的，在所述射频器件的去嵌方法中，同一所述开路测试结构中，左侧的所述第一连接导线的长度与右侧的所述第一连接导线的长度相同；
31.同一所述短路测试结构中，左侧的所述第二连接导线的长度与右侧的所述第二连接导线的长度相同。
32.本技术技术方案，至少包括如下优点：
33.本技术通过利用若干不同尺寸的待测试射频器件进行模拟，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度；利用若干不同尺寸的待测试射频器件进行模拟，选取0作为第一短路测试结构的第二连接导线的长度，选取长度最小值作为第二短路测试结构的第二连接导线的长度，选取长度最大值作为第三短路测试结构的第二连接导线的长度，本技术利用一组开路测试结构(第一至第三开路测试结构)和一组短路测试结构(第一至第三短路测试结构)获取所有待测试射频器件对应的开路/短路结构的寄生参数，避免了传统去嵌方式中一一对应地设计去嵌版图结构，从而节省版图面积，极大地降低了建模测量工作量，提高了测试效率。
附图说明
34.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的
附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1是本发明实施例的射频器件的去嵌版图结构的结构示意图；
36.图2是本发明实施例的待测试射频器件置于开路测试结构中的模拟示意图；
37.图3是本发明实施例的待测试射频器件置于短路测试结构中的模拟示意图；
38.其中，附图标记说明如下：
39.10-第一去嵌平面，11-左侧的第一连接导线，12-右侧的第一连接导线，13-第一信号端焊盘，14-第一接地端焊盘以及待测试射频器件；
40.20-第二去嵌平面，21-左侧的第二连接导线，22-右侧的第二连接导线，23-第二信号端焊盘，24-第二接地端焊盘；
41.30-待测试射频器件，31-待测试射频器件左侧的第一连接导线，32-待测试射频器件右侧的第一连接导线，33-待测试射频器件左侧的第二连接导线，34-待测试射频器件右侧的第二连接导线。
具体实施方式
42.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
43.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
44.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
45.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
46.本技术实施例提供了一种射频器件的去嵌版图结构，参考图1，图1是本发明实施例的射频器件的去嵌版图结构的结构示意图，所述射频器件的去嵌版图结构包括：一组开路测试结构和一组短路测试结构，其中，
47.所述一组开路测试结构包括：第一开路测试结构、第二开路测试结构和第三开路测试结构，各所述开路测试结构均包括：第一去嵌平面10、设于所述第一去嵌平面10两侧的两个第一信号端焊盘(signal pad)13、设于所述第一去嵌平面10四周的四个第一接地端焊盘(grounding pad)14以及待测试射频器件(dut，device under test)和所述第一信号端焊盘13之间的左侧的第一连接导线11、右侧的第一连接导线12，四个所述第一接地端焊盘
14相互短接并且接地，第一去嵌平面10两侧各有两个g和一个s，因此也是gsg接触(gsg pad)；
48.所述一组短路测试结构包括：第一短路测试结构、第二短路测试结构和第三短路测试结构，各所述短路测试结构均包括：第二去嵌平面20、设于所述第二去嵌平面20两侧的两个第二信号端焊盘23、设于所述第二去嵌平面10四周的四个第二接地端焊盘24以及待测试射频器件dut和所述第二信号端焊盘23之间的左侧的第二连接导线21、右侧的第二连接导线22，四个所述第二接地端焊盘22相互短接并且接地，两个所述第二信号端焊盘23短接并且与所述第二接地端焊盘24连接，第二去嵌平面20两侧各有两个g和一个s，因此也是gsg接触(gsg pad)。
49.在本实施例中，射频器件包括但不限于：电容、电感、异质结双极结型晶体管、cmos等器件。
50.本实施例以晶圆上具有阵列式排布的若干不同尺寸的待测试射频器件为例，具体介绍如何定义开路测试结构左、右侧的第一连接导线的长度以及短路测试结构左、右侧的第二连接导线的长度。
51.进一步的，参考图2，图2是本发明实施例的待测试射频器件置于开路测试结构中的模拟示意图，利用阵列式排布的若干不同尺寸的所述待测试射频器件30对任意一所述开路测试结构进行模拟，获取所述第一连接导线的若干长度，其中，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度，其中，所述第一开路测试结构左侧的第一连接导线的长度、右侧的第一连接导线的长度记为(0，0)，所述第二开路测试结构左侧的第一连接导线的长度、右侧的第一连接导线的长度记为(l
olmin
，l
ormin
),所述第三开路测试结构左侧的第一连接导线的长度、右侧的第一连接导线的长度记为(l
olmax
，l
ormax
)。
52.参考图3，图3是本发明实施例的待测试射频器件置于短路测试结构中的模拟示意图，利用阵列式排布的若干不同尺寸的所述待测试射频器件30对任意一所述短路测试结构进行模拟，获取所述第二连接导线的若干长度，其中，选取0作为第一短路测试结构的第二连接导线的长度，选取长度最小值作为第二短路测试结构的第二连接导线的长度，选取长度最大值作为第三短路测试结构的第二连接导线的长度，其中，所述第一短路测试结构左、右侧的第二连接导线的长度记为(0，0)，所述第二短路测试结构左侧的第二连接导线的长度、右侧的第二连接导线的长度记为(l
slmin
，l
srmin
)，所述第三短路测试结构左侧的第二连接导线的长度、右侧的第二连接导线的长度记为(l
slmax
，l
srmax
)。
53.进一步的，同一所述开路测试结构中，左侧的所述第一连接导线11的长度与右侧的所述第一连接导线12的长度可以相同，也可以不同；同一所述短路测试结构中，左侧的所述第二连接导线21的长度与右侧的所述第二连接导线22的长度可以相同，也可以不同。
54.在本实施例中，同一所述开路测试结构中，左侧的所述第一连接导线11的长度与右侧的所述第一连接导线12的长度相同；同一所述短路测试结构中，左侧的所述第二连接导线21的长度与右侧的所述第二连接导线22的长度相同。
55.在本实施例中，不同的开路测试结构中，第一至第三开路测试结构的左侧的所述第一连接导线11的长度相同，第一至第三开路测试结构的右侧的所述第一连接导线12的长
度相同；不同的短路测试结构中，第一至第三短路测试结构的左侧的所述第二连接导线21的长度相同，第一至第三短路测试结构的右侧的所述第二连接导线22的长度相同。
56.基于同一发明构思，本技术实施例还提供了一种基于所述去嵌版图结构的射频器件的去嵌方法，本实施例以晶圆上具有阵列式排布的若干不同尺寸的待测试射频器件为例，具体介绍基于上述去嵌版图结构的去嵌方法，所述射频器件的去嵌方法包括：
57.第一步骤：利用经solt校准后的网络分析仪测试、收集所有待测试射频器件的初始s参数以及第一至第三开路测试结构的初始s参数、第一至第三短路测试结构的初始s参数；其中，第一步骤是测试收集最原始的s参数(即初始s参数)，初始s参数是一个矩阵，包含s.11，s.12，s.21和s.22。
58.第二步骤：以第一开路测试结构、第二开路测试结构、第三开路测试结构和第一短路测试结构为处理对象，分别计算所述第二开路测试结构、所述第三开路测试结构去除串并联带来的寄生参数，以分别获取第二开路测试结构的第一连接导线的校正s参数、第三开路测试结构的第一连接导线的校正s参数；
59.第三步骤：根据所述第二开路测试结构的第一连接导线的校正s参数、所述第三开路测试结构的第一连接导线的校正s参数，分别获取所述第二开路测试结构的第一连接导线的y参数、所述第三开路测试结构的第一连接导线的y参数，其中，y参数为第一连接导线带来的寄生电容，y参数可以通过s参数转换得到；
60.第四步骤：以第一开路测试结构、第一短路测试结构、第二短路测试结构和第三短路测试结构为处理对象，分别计算第二短路测试结构、第三短路测试结构去除串并联带来的寄生参数，以分别获取第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数；
61.第五步骤：根据第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数，分别获取第二短路测试结构的第二连接导线的z参数、第三短路测试结构的第二连接导线的z参数，z参数为第二连接导线带来的寄生电阻电感，z参数可以通过s参数转换得到；
62.第六步骤：以待测试射频器件为处理对象，将置于开路测试结构中的待测试射频器件左侧的第一连接导线31、右侧的第一连接导线32的长度记为(l
ol
,l
or
)、置于短路测试结构中的待测试射频器件左侧的第二连接导线33、右侧的第二连接导线34的长度记为(l
sl
,l
sr
)，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数；
63.具体的，所述第六步骤中，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数的计算公式包括：
64.ydut'.11＝yopen2.11+(l
ol
－l
olmin
)/(l
olmax
－l
olmin
)*(yopen3.11－yopen2.11)；
65.ydut'.22＝yopen2.22+(l
or
－l
ormin
)/(l
ormax
－l
ormin
)*(yopen3.22－yopen2.22)；
66.zdut'.11＝(zshort2.11－zshort2.12)+(l
sl
－l
slmin
)/(l
slmax
－
67.l
slmin
)*(zshort3.11－zshort3.12－zshort2.11+zshort2.12)；
68.zdut'.22＝(zshort2.22－zshort2.12)+(l
sr
－l
slmin
)/(l
srmax
－l
slmin
)*(zshort3.22
69.－zshort3.12－zshort2.22+zshort2.12)；
70.其中，ydut'.11、ydut'.22均为校正后的第一连接导线的y参数；zdut'.11、zdut'.22均为校正后的第二连接导线的z参数；yopen2.11、yopen2.22均是所述第二开路测试结构的y参数；yopen3.11、yopen3.22均是所述第三开路测试结构的y参数；zshort2.11、zshort2.12、zshort2.22均是所述第二短路测试结构的z参数；zshort3.11、zshort3.12、zshort3.22均是所述第三短路测试结构的z参数。
71.第七步骤：以待测试射频器件、第一开路测试结构、第一短路测试结构为处理对象，在所述第一开路测试结构、所述第一短路测试结构的基础上引入所述第六步骤中得到的校正后的第一连接导线的y参数以及第二连接导线的z参数，获取待测试射频器件的寄生参数，其中，待测试射频器件的寄生参数包括：待测试射频器件的寄生电容电阻电感，所以此步骤获取到的是待测试射频器件的寄生电容电阻电感；
72.第八步骤：根据待测试射频器件的寄生参数和待测试射频器件的初始s参数，获取待测试射频器件的校正s参数；
73.第九步骤：重复执行所述第一步骤至所述第八步骤，获取阵列式排布的所有不同尺寸的所述待测试射频器件的校正s参数。
74.在本技术中，通过利用若干不同尺寸的待测试射频器件进行模拟，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度；利用若干不同尺寸的待测试射频器件进行模拟，选取0作为第一短路测试结构的第二连接导线的长度，选取长度最小值作为第二短路测试结构的第二连接导线的长度，选取长度最大值作为第三短路测试结构的第二连接导线的长度，本技术利用一组开路测试结构(第一至第三开路测试结构)和一组短路测试结构(第一至第三短路测试结构)获取所有待测试射频器件对应的开路/短路结构的寄生参数，避免了传统去嵌方式中一一对应地设计去嵌版图结构，从而节省版图面积，极大地降低了建模测量工作量，提高了测试效率。
75.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。

技术特征：
1.一种射频器件的去嵌版图结构，其特征在于，包括：一组开路测试结构和一组短路测试结构，其中，所述一组开路测试结构包括：第一至第三开路测试结构，各所述开路测试结构均包括：第一去嵌平面、设于所述第一去嵌平面两侧的两个第一信号端焊盘、设于所述第一去嵌平面四周的四个第一接地端焊盘以及待测试射频器件和所述第一信号端焊盘之间的左侧的第一连接导线、右侧的第一连接导线，四个所述第一接地端焊盘相互短接并且接地；所述一组短路测试结构包括：第一至第三短路测试结构，各所述短路测试结构均包括：第二去嵌平面、设于所述第二去嵌平面两侧的两个第二信号端焊盘、设于所述第二去嵌平面四周的四个第二接地端焊盘以及待测试射频器件和所述第二信号端焊盘之间的左侧的第二连接导线、右侧的第二连接导线，四个所述第二接地端焊盘相互短接并且接地，两个所述第二信号端焊盘短接并且与所述第二接地端焊盘连接；其中，利用阵列式排布的若干不同尺寸的所述待测试射频器件对任意一所述开路测试结构进行模拟，获取所述第一连接导线的若干长度，其中，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度，其中，所述第一开路测试结构左、右侧的第一连接导线的长度记为(0，0)，所述第二开路测试结构左、右侧的第一连接导线的长度记为(l
olmin
，l
ormin
),所述第三开路测试结构左、右侧的第一连接导线的长度记为(l
olmax
，l
ormax
)；利用阵列式排布的若干不同尺寸的所述待测试射频器件对任意一所述短路测试结构进行模拟，获取所述第二连接导线的若干长度，其中，选取0作为第一短路测试结构的第二连接导线的长度，选取长度最小值作为第二短路测试结构的第二连接导线的长度，选取长度最大值作为第三短路测试结构的第二连接导线的长度，其中，所述第一短路测试结构左、右侧的第二连接导线的长度记为(0，0)，所述第二短路测试结构左、右侧的第二连接导线的长度记为(l
slmin
，l
srmin
)，所述第三短路测试结构左、右侧的第二连接导线的长度记为(l
slmax
，l
srmax
)。2.根据权利要求1所述的射频器件的去嵌版图结构，其特征在于，同一所述开路测试结构中，左侧的所述第一连接导线的长度与右侧的所述第一连接导线的长度相同；同一所述短路测试结构中，左侧的所述第二连接导线的长度与右侧的所述第二连接导线的长度相同。3.一种基于如权利要求1-2中任一项所述的去嵌版图结构的射频器件的去嵌方法，其特征在于，包括：第一步骤：利用经solt校准后的网络分析仪获取所有待测试射频器件的初始s参数以及第一至第三开路测试结构的初始s参数、第一至第三短路测试结构的初始s参数；第二步骤：以第一开路测试结构、第二开路测试结构、第三开路测试结构和第一短路测试结构为处理对象，分别计算所述第二开路测试结构、所述第三开路测试结构去除串并联带来的寄生参数，以分别获取第二开路测试结构的第一连接导线的校正s参数、第三开路测试结构的第一连接导线的校正s参数；第三步骤：根据所述第二开路测试结构的第一连接导线的校正s参数、所述第三开路测试结构的第一连接导线的校正s参数，分别获取所述第二开路测试结构的第一连接导线的y
参数、所述第三开路测试结构的第一连接导线的y参数；第四步骤：以第一开路测试结构、第一短路测试结构、第二短路测试结构和第三短路测试结构为处理对象，分别计算第二短路测试结构、第三短路测试结构去除串并联带来的寄生参数，以分别获取第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数；第五步骤：根据第二短路测试结构的第二连接导线的校正s参数、第三短路测试结构的第二连接导线的校正s参数，分别获取第二短路测试结构的第二连接导线的z参数、第三短路测试结构的第二连接导线的z参数；第六步骤：以待测试射频器件为处理对象，将置于开路测试结构中的待测试射频器件两侧的第一连接导线的长度记为(l
ol
,l
or
)、置于短路测试结构中的待测试射频器件两侧的第二连接导线的长度记为(l
sl
,l
sr
)，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数；第七步骤：以待测试射频器件、第一开路测试结构、第一短路测试结构为处理对象，在所述第一开路测试结构、所述第一短路测试结构的基础上引入所述第六步骤中得到的校正后的第一连接导线的y参数以及第二连接导线的z参数，获取待测试射频器件的寄生参数；第八步骤：根据待测试射频器件的寄生参数和待测试射频器件的初始s参数，获取待测试射频器件的校正s参数；第九步骤：重复执行所述第一步骤至所述第八步骤，获取阵列式排布的所有不同尺寸的所述待测试射频器件的校正s参数。4.根据权利要求3所述的射频器件的去嵌方法，其特征在于，所述第六步骤中，根据第一连接导线(l
ol
,l
or
)、第二连接导线记为(l
sl
,l
sr
)进行线性插值，校正第一连接导线的y参数以及第二连接导线的z参数的计算公式包括：ydut'.11＝yopen2.11+(l
ol
－l
olmin
)/(l
olmax
－l
olmin
)*(yopen3.11－yopen2.11)；ydut'.22＝yopen2.22+(l
or
－l
ormin
)/(l
ormax
－l
ormin
)*(yopen3.22－yopen2.22)；zdut'.11＝(zshort2.11－zshort2.12)+(l
sl
－l
slmin
)/(l
slmax
－l
slmin
)*(zshort3.11－zshort3.12－zshort2.11+zshort2.12)；zdut'.22＝(zshort2.22－zshort2.12)+(l
sr
－l
slmin
)/(l
srmax
－l
slmin
)*(zshort3.22－zshort3.12－zshort2.22+zshort2.12)；其中，ydut'.11、ydut'.22均为校正后的第一连接导线的y参数；zdut'.11、zdut'.22均为校正后的第二连接导线的z参数；yopen2.11、yopen2.22均是所述第二开路测试结构的y参数；yopen3.11、yopen3.22均是所述第三开路测试结构的y参数；zshort2.11、zshort2.12、zshort2.22均是所述第二短路测试结构的z参数；zshort3.11、zshort3.12、zshort3.22均是所述第三短路测试结构的z参数。5.根据权利要求3所述的射频器件的去嵌方法，其特征在于，同一所述开路测试结构中，左侧的所述第一连接导线的长度与右侧的所述第一连接导线的长度相同；同一所述短路测试结构中，左侧的所述第二连接导线的长度与右侧的所述第二连接导线的长度相同。

技术总结
本发明提供一种射频器件的去嵌版图结构及去嵌方法，其中，去嵌版图结构包括：第一至第三开路测试结构和第一至第三短路测试结构，本申请通过利用若干不同尺寸的待测试射频器件进行模拟，分别选取0、最小值、最大值作为第一至第三开路测试结构的第一连接导线的长度；利用若干不同尺寸的待测试射频器件进行模拟，分别选取0、最小值、最大值作为第一至第三短路测试结构的第二连接导线的长度，本申请利用一组开路测试结构和一组短路测试结构获取所有待测试射频器件对应的开路/短路结构的寄生参数，避免了传统去嵌方式中一一对应地设计去嵌版图结构，从而节省版图面积，极大地降低了建模测量工作量，提高了测试效率。提高了测试效率。提高了测试效率。


技术研发人员：张晓东 范象泉
受保护的技术使用者：上海华虹宏力半导体制造有限公司
技术研发日：2023.04.27
技术公布日：2023/8/9