影像感测器装置的制作方法

1.本实用新型实施例是关于一种影像感测器装置，特别是关于一种像素感测器的配置。


背景技术：

2.互补式金属氧化物半导体(complementary oxide semiconductor，cmos)影像感测器可包含多个像素感测器。cmos影像感测器的像素感测器可包含转移晶体管(transfer transistor)，其是包含配置以转化入射光光子为光电流电子的光电二极管，且转移栅极是配置以控制光电二极管及漏极区域之间的光电流流动。漏极区域可配置以接收光电流，以使光电流可被测量及/或转移至cmos影像感测器的其他区域。


技术实现要素：

3.本揭露的一态样是提供一种影像感测器装置。影像感测器装置包含感测器晶粒。感测器晶粒包含像素感测器。像素感测器包含感测区域，其包含光电二极管及控制电路区域的第一部分。影像感测器装置包含电路晶粒。感测器晶粒及电路晶粒是在界面区域接合。电路晶粒包含连接像素感测器的控制电路区域的第二部分。控制电路区域的第二部分包含像素感测器的行选择晶体管。
4.本揭露的另一态样是提供一种影像感测器装置。影像感测器装置包含感测器晶粒，其包含在感测器晶粒上的像素阵列内的像素感测器的感测区域内的光电二极管及包含于感测器晶粒的控制电路区域的第一部分内的转移晶体管。转移晶体管电性连接光电二极管。影像感测器装置包含包含于控制电路区域的第一部分内的源极随耦器晶体管的第一部分及包含于控制电路区域的第一部分内的行选择晶体管。源极随耦器晶体管的第一部分电性连接转移晶体管。行选择晶体管电性连接源极随耦器晶体管的第一部分。方法影像感测器装置包含电路晶粒，其包含于连接像素感测器的控制电路区域的第二部分内的源极随耦器晶体管的第二部分。感测器晶粒及电路晶粒在界面区域接合。
5.本揭露的再一态样是提供一种影像感测器装置。影像感测器装置包含感测器晶粒。感测器晶粒包含像素感测器。像素感测器包含感测区域，其包含光电二极管及包含像素感测器的源极随耦器晶体管的第一部分的控制电路区域的第一部分。影像感测器装置包含电路晶粒。感测器晶粒及电路晶粒是在界面区域接合。电路晶粒包含连接像素感测器的控制电路区域的第二部分。控制电路区域的第二部分包含像素感测器的行选择晶体管及像素感测器的源极随耦器晶体管的第二部分。
附图说明
6.根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
7.图1是绘示可执行本揭露所述的系统及/或方法的例示环境的示意图；
8.图2是绘示本揭露所述的像素感测器的一具体例的示意图；
9.图3a至图4b是绘示本揭露所述的堆叠影像感测器装置的一具体例的示意图；
10.图5a至图5x是绘示本揭露所述的例示实施例的示意图；
11.图6a、图6b、图7a、图7b、图8a及图8b是绘示本揭露所述的影像感测器的例示配置的示意图；
12.图9是绘示本揭露所述的图1的一或多个装置的例示组件的示意图；
13.图10是绘示本揭露所述的关于形成堆叠影像感测器的例示工艺的流程图。
14.【符号说明】
15.100:环境
16.102,104,106,108,110,112,114,116:工具
17.118:晶圆/晶粒转移工具
18.200:像素感测器
19.202:供应电压
20.204:电气接地
21.206:感测区域
22.208:控制电路区域
23.208a:第一部分
24.208b:第二部分
25.210:光电流
26.212:光电二极管
27.214:转移晶体管
28.216:转移电压
29.218:重置晶体管
30.220:重置电压
31.222:浮动扩散节点
32.224:源极随耦器晶体管
33.226:行选择晶体管
34.228:选择电压
35.230:输出
36.300:具体例
37.302:感测器晶圆
38.304:电路晶圆
39.306:感测器晶粒
40.308:电路晶粒
41.310:影像感测器装置
42.312a,312b:后端工艺区域
43.314:接合区域
44.316:像素阵列
45.400:具体例
46.402:基材
47.404a:n型区域
48.404b:n型区域
49.404c:n型区域
50.406:p型区域
51.408:漏极区域
52.410:晶体管
53.412:晶体管
54.414:自对准金属硅化物
55.416:掺杂层
56.418:栅极电极
57.420a:深p型阱区域
58.420b:单元p型阱区域
59.422:深沟渠隔离区域结构
60.424:氧化层
61.426:层
62.428:介电层
63.430:侧壁氧化层
64.432:层间介电层
65.434:内连接
66.436:衬垫
67.438:导电层
68.440:间隙壁
69.442a,442b,442c,442n:后端工艺层
70.444:介电层
71.446:接触蚀刻中止层
72.448:金属化层
73.450:基材
74.452a:p型阱区域
75.452b:n型阱区域
76.454:深沟渠隔离结构
77.456a:高阈值电压n型阱
78.456b:高阈值电压p型阱
79.458a:n型区域
80.458b:p型区域
81.460:介电层
82.462:自对准金属硅化物
83.464:层间介电层
84.466:晶体管
85.468:自对准金属硅化物
86.470:掺杂层
87.472:栅极电极
88.474:间隙壁
89.476:内连接
90.478:导电层
91.480:衬垫
92.482a,482b,482c,482m:后端工艺层
93.484:介电层
94.486:接触蚀刻中止层
95.488:金属化层
96.502:罩幕层
97.504:罩幕层
98.506:罩幕层
99.508:罩幕层
100.510:沟渠
101.512:沟渠
102.600:配置
103.602:内连接
104.604:内连接
105.700:配置
106.702:接点
107.800:配置
108.802:内连接
109.804:内连接
110.900:装置
111.910:总线
112.920:处理器
113.930:记忆体
114.940:输入组件
115.950:输出组件
116.960:通讯组件
117.1000:工艺
118.1010,1020,1030:方块
119.w:宽度
具体实施方式
120.以下揭露提供许多不同实施例或例示，以实施实用新型的不同特征。以下叙述的
组件和配置方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复元件符号及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。
121.再者，空间相对性用语，例如“下方(beneath)”、“在
…
之下(below)”、“低于(lower)”、“在
…
之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的零件或特征和其他零件或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本揭露所用的空间相对性描述也可以如此解读。
122.在一些例示中，减少在像素感测器内的像素感测器的尺寸可使包含像素感测器阵列的影像感测器的尺寸减少。影像感测器的尺寸减少可使影像感测器具有优化的迁移率应用及/或小型化因子应用，其可包含物联网(internet of things，iot)装置、安全摄影机装置及/或其他类型的装置。然而，由像素感测器的尺寸缩小，在像素感测器内的光子收集的可用面积亦缩小。这使得光灵敏度减少及/或像素感测器的对比减少等。
123.本揭露所述的一些实施例提供像素感测器的配置及其制造方法，其中像素感测器的一或多个晶体管是包含在影像感测器装置的电路晶粒[例如特殊应用集成电路(application specific integrated circuit，asic)或其他类型的电路晶粒]上，例如三维(three-dimensional，3d)互补式金属氧化物半导体(complementary oxide semiconductor，cmos)影像感测器。一或多个晶体管可包含源极耦随耦器晶体管(source follower transistor)、行选择晶体管(row select transistor)及/或用以控制像素感测器的操作的其他晶体管。
[0124]
在晶片接合之前，一或多个晶体管可形成在电路晶圆上，其中电路晶粒是形成在电路晶圆上。然后，电路晶圆及感测器晶圆(例如包含像素感测器阵列的晶粒形成于上的晶圆)是接合，以使电路晶粒及相关的感测器晶粒电性连接，以形成影像感测器装置的堆叠晶粒。接合晶圆是被切片或切成小块至各别的堆叠晶粒及封装。
[0125]
如此，包含像素感测器(及影像感测器装置的其他像素感测器)的一或多个晶体管在电路晶粒上减少在感测器晶粒上的像素感测器内的晶体管所占据的面积。这可增加像素感测器内的光子收集的面积。由包含一或多个晶体管在电路晶粒上所提供的增加的光子收集面积使得像素感测器(及影像感测器装置的其他像素感测器)的尺寸减少及/或使光灵敏度增加及/或影像感测器的对比增加等。减少像素感测器(及影像感测器装置的其他像素感测器)的尺寸使影像感测器装置的尺寸减少，其使得影像感测器装置具有优化的迁移率及/或小型化因子应用。
[0126]
图1是本文所述的系统及/或方法实施的例示环境100的示意图。如图1所示，环境100可包含多个半导体工艺工具102至半导体工艺工具116及晶圆/晶粒转移工具118。多个半导体工艺工具102至半导体工艺工具116可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112、离子布植工具114、接合工具116及/或其他类型的半导体工艺工具。包含于例示环境100的工具可包含于半导体清洗室、半导体晶圆
代工厂、半导体工艺设施及/或制造设施等例示。
[0127]
沉积工具102是半导体工艺工具，其包含半导体工艺腔室及可用来沉积各种类型的材料在基材上的一或多个装置。在一些实施例中，沉积工具102包含旋涂工具，其可用以沉积光阻层在例如晶圆的基材上。在一些实施例中，沉积工具102包含化学气相沉积(chemical vapor deposition，cvd)工具，例如电浆辅助化学气相沉积(plasma enhanced cvd，pecvd)工具、低压化学气相沉积(low pressure cvd，lpcvd)工具、高密度电浆化学气相沉积(high-density plasma cvd，hdp-cvd)工具、次大气压化学气相沉积(sub-atmospheric cvd，sacvd)工具、原子层沉积(atomic layer deposition，ald)工具、电浆辅助原子层沉积(plasma enhanced atomic layer deposition，peald)工具或其他类型的化学气相沉积工具。在一些实施例中，沉积工具102包含物理气相沉积(physical vapor deposition，pvd)工具，例如溅镀工具或其他类型的物理气相沉积工具。在一些实施例中，例示环境100包含多种类型的沉积工具102。
[0128]
曝光工具104是半导体工艺工具，其可使光阻层暴露至辐射光源，例如紫外光源[例如深紫外(deep uv)光源、极紫外(extreme uv，euv)光源及/或相似者]、x光源、电子束(electron beam，e-beam)源及/或相似者。曝光工具104可暴露光阻层至辐射光源，以将图案自光罩转移至光阻层。图案可包含用以形成一或多个半导体装置的一或多个半导体装置层图案，可包含用以形成半导体装置的一或多个结构的图案，可包含用以蚀刻半导体装置的各种部分的图案及/或相似者。在一些实施例中，曝光工具104包含扫描器、曝光机或相似类型的曝光工具。
[0129]
显影工具106是半导体工艺工具，其可显影已暴露至辐射光源的光阻层，以显影自曝光工具104转移至光阻层的图案。在一些实施例中，显影工具106通过移除光阻层的未曝光部分来显影图案。在一些实施例中，显影工具106通过移除光阻层的曝光部分来显影图案。在一些实施例中，显影工具106通过化学显影剂的使用来溶解光阻层的曝光部分或未曝光部分，以显影图案。
[0130]
蚀刻工具108是半导体工艺工具，其可蚀刻各种材料的基材、晶圆或半导体装置。举例而言，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具及/或相似者。在一些实施例中，蚀刻工具108包含装填蚀刻剂的腔室，且基材是放置于腔室中一段特定时长，以移除基材的一或多个部分的特定份量。在一些实施例中，蚀刻工具108可利用电浆蚀刻或电浆辅助蚀刻来蚀刻基材的一或多个部分，其是包含利用离子化气体以等向性地或有方向性地蚀刻一或多个部分。
[0131]
平坦化工具110是半导体工艺工具，其可研磨或平坦化晶圆或半导体装置的各层。举例而言，平坦化工具110可包含化学机械平坦化(chemical mechanical planarization，cmp)工具及/或可研磨或平坦化所沉积或镀覆材料的层或表面的其他类型的平坦化工具。平坦化工具110可结合化学及机械力(例如化学蚀刻及无磨料研磨)以研磨或平坦化半导体装置的表面。平坦化工具110可利用磨料及腐蚀性化学研磨液结合研磨垫及固定环(例如典型地是具有大于半导体装置的直径)。研磨垫及半导体装置可通过动力研磨头而被压制在一起，并通过固定环而保持在原处。动力研磨头可以不同的旋转轴旋转，以移除材料及使半导体装置的不规则表面形貌均等，使半导体装置平坦或平面化。
[0132]
电镀工具112是半导体工艺工具，其可以一或多种金属电镀基材(例如晶圆、半导
体装置及/或相似者)或其中的部分。举例而言，电镀工具112可包含铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如锡-银、锡-铅及/或相似者)电镀装置及/或一种或更多种其他类型的导电材料、金属及/或相似类型的材料的电镀装置。
[0133]
离子布植工具114是半导体工艺工具，其是可布植离子至基材中。离子布植工具114可在电弧室中自原材料(例如气体或固体)产生离子。源材料可被提供至电弧室，且电弧电压是在阴极及电极之间放电以产生含原材料的离子的电浆。一或多个引出电极可被用以自电弧室内的电浆中引出离子，并加速离子以形成离子束。离子束可被朝向基材，以使离子被植入在基材的表面下。
[0134]
接合工具116是半导体工艺工具，其可将二或更多个晶圆(或二或更多个半导体基材，或二或更多个半导体装置)接合在一起。举例而言，接合工具116可包含共晶接合工具，其可形成共晶键结在二或更多个晶圆之间。在这些具体例中，接合工具可加热二或更多个晶圆，以形成共晶系统在二或更多个晶圆的材料之间。以另一具体例而言，接合工具116可包含混合接合工具、直接接合工具及/或其他类型的接合工具。
[0135]
晶圆/晶粒转移工具118可包含于组合工具或其他类型的工具内，其是包含多个工艺腔室，且可配置以在多个工艺腔室之间转移基材及/或半导体装置，以在工艺腔室及缓冲区之间转移基材及/或半导体装置，以在工艺腔室及例如设备前端模组(equipment front end module，efem)的界面工具之间转移基材及/或半导体装置，及/或以在工艺腔室及运输载体[例如前开式晶圆传送盒(front opening unified pod，foup)]之间转移基材及/或半导体装置等。在一些实施例中晶圆/晶粒转移工具118可包含于多腔室(或群组)沉积工具102内，其可包含预清洗工艺腔室(例如用以清洗或移除氧化物、氧化及/或来自基材及/或半导体装置的其他类型的污染物或副产物)及多个类型的沉积工艺腔室(例如用以沉积不同类型的材料的工艺腔室、用以进行不同类型的沉积操作的工艺腔室)。
[0136]
在一些实施例中，一或多个半导体工艺工具102至116及/或晶圆/晶粒转移工具118可进行一或多个本揭露所述的半导体工艺操作。举例而言，一或多个半导体工艺工具102至116及/或晶圆/晶粒转移工具118可形成包含感测器晶粒的影像感测器装置。一或多个半导体工艺工具102至116可形成感测器晶粒，以包含像素感测器。一或多个半导体工艺工具102至116可形成像素感测器，以包含包括光电二极管的感测区域以及控制电路区域的第一部分。一或多个半导体工艺工具102至116可形成电路晶粒。一或多个半导体工艺工具102至116可在界面区域接合感测晶粒及电路。一或多个半导体工艺工具102至116可形成电路晶粒，以包含连接像素感测器的控制电路区域的第二部分。控制电路区域的第二部分包含像素感测器的一行选择晶体管。
[0137]
以另一具体例而言，一或多个半导体工艺工具102至半导体工艺工具116可在感测器晶粒内形成在像素感测器的感测区域内的光电二极管，其是包含于像素阵列内。一或多个半导体工艺工具102至半导体工艺工具116可形成电性连接光电二极管的转移晶体管，其是包含于感测器晶粒的控制电路区域的第一部分内。一或多个半导体工艺工具102至116可形成电性连接转移晶体管的源极随耦器晶体管的第一部分，其是包含于控制电路区域的第一部分内。一或多个半导体工艺工具102至半导体工艺工具116可形成电性连接源极随耦器晶体管的第一部分的行选择晶体管，其是包含于控制电路区域的第一部分内。一或多个半导体工艺工具102至半导体工艺工具116可在电路晶粒内形成源极随耦器晶体管的第二部
分，其是包含于控制电路区域的第二部分内，其中源极随耦器晶体管的第二部分连接接合感测器晶粒及电路晶粒的像素感测器。
[0138]
以另一具体例而言，一或多个半导体工艺工具102至半导体工艺工具116可形成影像感测器装置，以包含感测器晶粒。一或多个半导体工艺工具102至半导体工艺工具116可形成感测器晶粒，以包含像素感测器。一或多个半导体工艺工具102至半导体工艺工具116可形成像素感测器，以包含包括光电二极管的感测器区域及包含像素感测器的源极随耦器晶体管的第一部分的控制电路区域的第一部分。一或多个半导体工艺工具102至半导体工艺工具116可形成影像感测器装置，以包含电路晶粒。一或多个半导体工艺工具102至半导体工艺工具116可在界面区域接合感测器晶粒及电路晶粒。一或多个半导体工艺工具102至半导体工艺工具116可形成电路晶粒，以包含连接像素感测器的控制电路区域的第二部分。一或多个半导体工艺工具102至半导体工艺工具116可形成控制电路区域的第二部分，以包含像素感测器的行选择晶体管及像素感测器的源极随耦器晶体管的第二部分。
[0139]
图1所示的装置的数目及配置是提供为一或多个具体例。实际上，相较于图1所示者，可以有额外的装置、较少的装置、不同的装置或不同配置的装置。再者，图1所示的二或更多个装置可在单一装置内施用，或图1所示的单一装置可做为多个分散的装置来施用。除此之外，或取而代之地，例示环境100的一组装置(例如一或多个装置)可进行通过例示环境100的另一组装置进行的一或多个功能。
[0140]
图2为本揭露所述的像素感测器200的一具体例的示意图。像素感测器200可包含前侧像素感测器(例如配置以接收来自感测器晶粒的前侧的光线的光子的像素感测器)、后侧像素感测器(例如配置以接收来自感测器晶粒的后侧的光线的光子的像素感测器)及/或其他类型的像素感测器。像素感测器200可电性连接供应电压(v
dd
)202及电气接地204。
[0141]
像素感测器200包含感测区域206，其是配置以感应及/或累积入射光(例如指向像素感测器200的光线)。像素感测器200亦包含控制电路区域208。控制电路区域208是与感测区域206电性连接，且是配置以接收由感测区域206所产生的光电流210。再者，控制电路区域208是配置以自感测区域206转移光电流210至下游电路，例如放大器或模拟-数字(analog-to-digital，ad)转换器等。
[0142]
感测区域206包含光电二极管212。光电二极管212可吸收及累积入射光的光子，且可基于所吸收的光子产生光电流210。光电流210的大小是基于光电二极管212所收集的光量。因此，光电二极管212内的光子的累积产生电荷的积聚，其是表示入射光的密度或亮度(例如较大量的电荷可对应较大的密度或亮度，且较少的电荷可对应较少的密度或亮度)。
[0143]
光电二极管212电性连接在控制电路区域208内的转移晶体管214的源极。转移晶体管214是配置以控制光电二极管212排出的光电流210。光电流210是根据选择性地转换转移晶体管214的栅极而自转移晶体管214的源极提供至转移晶体管214的漏极。转移晶体管214的栅极可通过施加转移电压(v
tx
)216至转移晶体管214的栅极而选择性地转换。在一些实施例中，施加至转移晶体管214的栅极的转移电压216造成导电通道形成在转移晶体管214的源极及漏极之间，其可使光电流210自源极穿过导电通道至漏极。在一些实施例中，自栅极移除转移电压216(或不存在转移电压216)造成导电通道被移除，以使光电流210无法自源极穿过至漏极。
[0144]
控制电路区域208还包含重置晶体管218。重置晶体管218是电性连接至供应电压
202及转移晶体管214的漏极。在活化转移晶体管214以自光电二极管212读取光电流210之前，重置晶体管218是配置以将转移晶体管214的漏极拉至高电压(例如至供应电压202)，以“重置”控制电路区域208。重置晶体管218可通过重置电压(v
rst
)220来控制。
[0145]
来自转移晶体管214的漏极的输出是通过浮动扩散节点(floating diffusion node)222电性连接源极随耦器晶体管224的栅极。来自转移晶体管214的输出是通过浮动扩散节点222提供至源极随耦器晶体管224的栅极，其施加浮动扩散电压(v
fd
)至源极随耦器晶体管224的栅极。前述使得光电流210在未从浮动扩散节点222中移除或排出光电流210下被观察。重置晶体管218是被取代为用以自浮动扩散节点222移除或排出光电流210。
[0146]
源极随耦器晶体管224作为像素感测器200的高阻抗放大器。源极随耦器晶体管224提供电压至浮动扩散电压的电流转换。源极随耦器晶体管224的输出电性连接行选择晶体管226，其是配置以控制光电流210的流动至外部电路。行选择晶体管226是通过选择性地施加选择电压(v
di
)228至行选择晶体管226的栅极来控制。前述使得光电流210流至像素感测器200的输出230。
[0147]
如本揭露所述，像素感测器200的控制电路区域208的一或多个晶体管可包含于例如三维cmos影像感测器(3d cmos image sensor，3dcis)的堆叠影像感测器装置的分离晶粒内。特别地，行选择晶体管226及/或源极随耦器晶体管224可被包含于与光电二极管212、转移晶体管214及重置晶体管218不同的晶粒内，以提供较大的空间或面积给光电二极管212。前述可使光电二极管212的尺寸增加，以提升像素感测器的光感应效能的灵敏度及/或整体效能，及/或可使像素感测器200的尺寸减少而维持与光电二极管212相同的尺寸。
[0148]
如上所述，图2是提供为一个具体例。其他具体例可与参照图2所述者不同。
[0149]
图3a及图3b是本揭露所述的堆叠影像感测装置的具体例300的示意图。如图3a所示，堆叠影像感测装置可通过接合感测器晶圆302及电路晶圆304而形成。举例而言，接合工具116可进行接合操作，以利用混合接合技术、直接接合技术、共晶接合技术及/或其他接合技术来接合感测器晶圆302及电路晶圆304。在接合操作中，在感测器晶圆302上的感测器晶粒306是接合在电路晶圆304上的连接电路晶粒308，以形成堆叠影像感测器装置310。然后，影像感测器装置310是被切成小块并封装。其他工艺步骤可进行以形成影像感测器装置310。
[0150]
每一个影像感测器装置310包含感测器晶粒306及电路晶粒308。感测器晶粒306包含像素阵列，其包含多个像素感测器200或多个像素感测器200的部分。特别地，像素阵列至少包含像素感测器200的感测区域206(及光电二极管212)。因此，感测器晶粒306主要是配置以感测入射光的光子，并转换光子为光电流210。
[0151]
电路晶粒308包含配置以测量、操作及/或以别的方式使用光电流210的电路。再者，电路晶粒308包含像素感测器200的电路区域208的晶体管的至少一个子集合。举例而言，电路晶粒308可包含像素感测器200的行选择晶体管226、像素感测器200的源极随耦器晶体管224及/或前述的组合。前述提供光电二极管212较大面积在感测器晶粒306上，其可使光电二极管212的尺寸增加，以提高像素感测器的光感测效能的灵敏度及/或整体效能，及/或可使像素感测器200的尺寸减少而维持与光电二极管212相同的尺寸。
[0152]
如图3a进一步所示，感测器晶粒306可包含后端工艺(back end of line，beol)区域312a，且电路晶粒308可包含后端工艺区域312b。后端工艺区域312a及后端工艺区域312b
的每一者可包含一或多个金属化层，其是与一或多个介电层绝缘。后端工艺区域312a及后端工艺区域312b可电性连接感测器晶粒306及电路晶粒308，且可电性连接感测器晶粒306及电路晶粒308封装的一或多个组件及/或其他结构等。感测器晶粒306及电路晶粒308可在接合区域314接合，其可包含在后端工艺区域312a及后端工艺区域312b之间，或可包含于后端工艺区域312a的部分及/或后端工艺区域312b的部分内。
[0153]
图3b是包含在感测器晶粒306上的例示像素阵列316的示意图。图3b是绘示像素阵列316的俯视图。像素阵列316可包含在影像感测器装置310的感测器晶粒306上。如图3b所示，像素阵列316可包含多个像素感测器200(或多个像素感测器200的部分)。如图3b进一步所示，像素感测器200可配置在网格内。在一些实施例中，像素感测器200为正方形(如图3b的具体例所示)。在一些实施例中，像素感测器200包含例如矩形、圆形、八边形、菱形及/或其他形状的其他外形。
[0154]
在一些实施例中，像素感测器200的像素感测器200的尺寸(例如宽度或直径)是约1微米。在一些实施例中，像素感测器200的像素感测器200的尺寸(例如宽度或直径)是小于约1微米。举例而言，一或多个像素感测器200的宽度(w)是包含在约0.6微米至约0.7微米的范围内。在这些具体例中，像素感测器200可表示为次微米像素感测器。次微米感测器可减少在像素阵列316内的像素感测器间距(例如在相邻像素感测器之间的距离)，其可增加像素阵列316内的像素感测器密度(其可增加像素阵列316的效能)。然而，像素感测器200的尺寸的范围内的其他数值是在本揭露的范围内。
[0155]
如上所述，图3a及图3b是提供为具体例。其他具体例可不同于参照图3a及图3b所述者。
[0156]
图4a及图4b是堆叠影像感测器装置310的多个部分的具体例400的示意图。特别地，图4a是绘示感测器晶粒306及连接后端工艺区域312a的具体例的剖面视图，且图4b是绘示电路晶粒308的部分及连接后端工艺区域312b的具体例的剖面视图。感测器晶粒306及电路晶粒308可接合，以形成堆叠影像感测器装置310，如本揭露所述。
[0157]
如图4a所示，像素感测器200可包含基材402。基材402可包含半导体晶粒基材、半导体晶圆、堆叠半导体晶圆或其他类型的半导体像素可形成于其内的基材。在一些实施例中，基材402是由硅(例如硅基材)、包含硅的材料、例如砷化镓(gaas)的化合物半导体材料、绝缘体上覆硅(silicon on insulator，soi)或可自入射光光子产生电荷的其他类型的半导体材料。在一些实施例中，基材402是由例如掺杂硅的掺杂材料(例如p型掺杂材料或n型掺杂材料)所组成。
[0158]
像素感测器200可包含光电二极管212，其是包含于基材402内。光电二极管212可包含于像素感测器200的感测区域206内。光电二极管212可包含多个区域，其是被各种类型的离子掺杂而形成p-n接面(p-n junction)或pin接面(例如在p型部分、本质(或未掺杂)型部分及n型部分之间的接面)。举例而言，基材402可以n型掺质掺杂，以形成光电二极管212的一或多个n型区域404a至n型区域404c，且基材402可以p型掺质掺杂，以形成光电二极管的p型区域406。光电二极管212可配置以吸收入射光光子。由于光电效应，光子的吸收使光电二极管212累积电荷(例如光电流210)。光子可撞击光电二极管212，其造成光电二极管212内的电子放射。
[0159]
包含于光电二极管212内的区域可堆叠及/或垂直地排列。举例而言，p型区域406
可包含在一或多个n型区域404a至n型区域404c上。p型区域406可对一或多个n型区域404a至n型区域404c提供噪声隔离，且可增进光电二极管212内的光电流产生。在一些实施例中，p型区域406(及光电二极管212)是(例如向下)与基材402的顶表面分开，以与像素感测器200的一或多个上层提供噪声隔离及/或漏光隔离。在基材402的顶表面及p型区域406之间的间距可减少像素感测器200的充电，可减少电浆破坏光电二极管212的可能性，及/或可减少像素感测器200的暗电流及/或像素感测器200的白像素效能等。
[0160]
n型区域404b可设置在n型区域404c上及/或上方，且n型区域404a可设置在n型区域404b上及/或上方。n型区域404b及n型区域404c可当作深n型区域或深n型阱，且可延伸光电二极管212的n型区域404a至n型区域404c。前述可提供光电二极管212内增加的光子吸收面积。再者，一或多个n型区域404a至n型区域404c的至少一子集可具有不同的掺杂浓度。举例而言，相对于n型区域404b及n型区域404c，n型区域404a可包含较大的n型掺质浓度，且相对于n型区域404c，n型区域404b可包含较大的n型掺质浓度。因此，形成n型掺质梯度，其可增加电子向上移动至光电二极管212内。
[0161]
像素感测器200可包含漏极延伸区域及耦合及/或电性连接至漏极延伸区域的漏极区域408。漏极延伸区域可相邻于漏极区域408。漏极区域408可包含高度掺杂的n型区域(例如n
+
掺杂区域)。漏极延伸区域可包含轻掺杂n型区域，其有助于光电流自n型区域404a转移至漏极区域408。在一些实施例中，漏极延伸区域是与基材402的表面分开(例如向下)，以与像素感测器200的一或多个上层提供噪声隔离及/或漏光隔离。在基材402的顶表面及漏极延伸区域之间的间距可漏极延伸区域的噪声隔离，可减少电浆破坏漏极延伸区域的可能性，及/或可减少像素感测器200的暗电流及/或像素感测器200的白像素效能等。
[0162]
像素感测器200可包含在控制电路区域208的第一部分208a内的多个晶体管。晶体管410可对应为转移晶体管214，其是配置以控制光电二极管212与漏极区域408之间的光电流210的转移。晶体管410的栅极可被加强(例如通过施加电压或电流至栅极)，以使导电通道形成在光电二极管212及漏极区域408之间。晶体管412可对应为重置晶体管218。
[0163]
晶体管410及晶体管412的栅极的每一者可包含栅极电极堆叠，其包含自对准金属硅化物(salicide)414(例如自对准硅化物层)、掺杂层416及栅极电极418。栅极电极418可包含在基材402的表面的部分上，掺杂层416可设置在栅极电极418上及/或上方，且自对准金属硅化物414可设置在掺杂层416上及/或上方。栅极电极418可包含多晶硅层(po)、n
+
掺杂多晶硅、p
+
掺杂多晶硅及/或其他类型的材料。
[0164]
像素感测器200可包含多个区域，以提供像素感测器200及相邻像素感测器之间的电性隔离及/或光学隔离。像素感测器200可包含相邻于且至少部分地包围光电二极管212的深p型阱区域(deep p-well region，dpw)420a。在一些实施例中，像素感测器200还包含在深p型阱区域420a上的单元p型阱区域(cell p-well region，cpw)420b。深p型阱区域420a(及单元p型阱区域420b，若包含的话)可包含在基材402内的俯视图中的圆形或环形。深p型阱区域420a(及单元p型阱区域420b，若包含的话)的每一者可包含p
+
掺杂硅材料或其他p
+
掺杂材料。
[0165]
深沟渠隔离(deep trench isolation，dti)结构422可包含于基材402内并相邻于光电二极管212及漏极区域408。再者，深沟渠隔离结构422可包含在深p型阱区域420a及/或单元p型阱区域420b上及/或部分之内。在一些实施例中，深沟渠隔离区域结构422可包含于
单元p型阱区域420b的部分内。深沟渠隔离结构422可包含向下延伸至基材402中的一或多个沟渠，且其是相邻于光电二极管212及漏极区域408。在像素感测器200的俯视图中，深沟渠隔离结构422可包围光电二极管212及漏极区域408。换言之，光电二极管212及漏极区域408可包含在像素感测器200的深沟渠隔离结构422的周边中。深沟渠隔离结构422可提供像素感测器200与一或多个相邻的像素感测器之间的光学隔离，以减少像素感测器200与一或多个相邻的像素感测器之间的光学串扰(optical crosstalk)量。特别地，深沟渠隔离结构422可吸收、折射及/或反射入射光的光子，其可减少穿过像素感测器200至相邻像素感测器中的入射光量，且是被相邻的像素感测器所吸收。
[0166]
深沟渠隔离结构422可包含氧化层424及在像素感测器200的基材402与深沟渠隔离结构的氧化层424之间的一或多层426。一或多层426可包含钝化层及覆盖层等。钝化层可包含硼(b)材料、非定形硼(a-b)材料及/或其他材料。覆盖层可包含硅(si)材料、非定形硅(a-si)材料及/或其他材料。可包含钝化层以通过提供硼-硅界面在钝化层及基材402之间而进一步减少光学串扰。硼-硅界面抵抗、减少及/或最小化光子渗透及/或扩散至氧化层424。可包含覆盖层，以保护钝化层免于在制造像素感测器200的一或多个半导体工艺操作过程中被破坏。
[0167]
氧化层424可作为朝光电二极管212反射入射光，以增加像素感测器200的量子效率以及减少像素感测器200与一或多个相邻的像素感测器之间的光学串扰。在一些实施例中，氧化层424包含例如氧化硅(sio
x
)的氧化物材料。在一些实施例中，氮化硅(sin
x
)、碳化硅(sic
x
)或前述的组合，例如碳氧化硅(sicn)、氮氧化硅(sion)或其他类型的介电材料是用以取代氧化层424。
[0168]
介电层428可包含在基材402的表面上及/或上方。栅极电极418可包含在介电层428之上及/或上方。介电层428可包含例如四乙氧基硅烷(tetraethyl orthosilicate，teos)的介电材料或其他类型的介电材料。侧壁氧化层430可包含在基材402的表面上的介电层428之上及/或上方。侧壁氧化层430亦可包含在晶体管410及晶体管412的栅极的侧壁上。侧壁氧化层430可包含例如氧化硅(sio
x
)的氧化物或其他类型的氧化物材料。
[0169]
层间介电(interlayer dielectric，ild)层432可包含在介电层428上及/或上方。层间介电层432可包含例如氧化硅(sio
x
)的氧化物[例如二氧化硅(sio2)]、氮化硅(sin
x
)、碳化硅(sic
x
)、氮化钛(tin
x
)、氮化钽(tan
x
)、氧化铪(hfo
x
)、氧化钽(tao
x
)或氧化铝(alo
x
)或其他类型的介电材料。层间介电层432围绕及/或封装晶体管410及晶体管412的栅极。内连接434可形成至晶体管410及/或晶体管412的一或多个源极/漏极区域。层间介电层432围绕及/或封装内连接434。内连接434可包含衬垫436层438，其是包含一或多个导电材料，例如钨(w)、钴(co)、钌(ru)、铜(cu)及/或其他类型的导电材料。间隙壁440可包含在晶体管410及晶体管412的栅极的侧壁上，以电性隔离栅极与内连接434。间隙壁可包含氮化硅(si
x
ny)及/或其他介电材料。
[0170]
一或多个后端工艺层442a至后端工艺层442n可包含于层间介电层432上及/或上方。后端工艺层442a至后端工艺层442n可包含在感测器晶粒306的后端工艺区域312a内。每一个后端工艺层可包含介电层444及接触蚀刻中止层(contact etch stop layer，cesl)446。再者，一或多个后端工艺层442a至后端工艺层442n可包含金属化层448，其电性连接至一或多个内连接434及/或至上方及/或下方的后端工艺层。
[0171]
如图4b所示，电路晶粒308可包含像素感测器200的控制电路区域208的第二部分208b。电路晶粒308可包含基材450。基材450可包含半导体晶粒基材、半导体晶圆、堆叠半导体晶圆或其他类型的半导体像素可形成于其内的基材。在一些实施例中，基材450是由硅(例如硅基材)、包含硅的材料、例如砷化镓(gaas)的化合物半导体材料、绝缘体上覆硅(silicon on insulator，soi)或可自入射光光子产生电荷的其他类型的半导体材料。在一些实施例中，基材450是由例如掺杂硅的掺杂材料(例如p型掺杂材料或n型掺杂材料)所组成。
[0172]
p型阱区域(例如p型掺杂基材的区域)452a及相邻的n型阱区域(例如n型掺杂基材的区域)452b是包含于基材450内。一或多个深沟渠隔离结构454是包含于基材450、p型阱区域452a及/或n型阱区域452b内。高阈值电压(high threshold voltage，hvt)n型阱(hvtn)456a可形成在p型阱区域452a内，而高阈值电压p型阱(hvtp)456b可形成在n型阱区域452b内。n型区域458a可包含于p型阱区域452a内，且可作为p型阱区域452a内的源极/漏极区域。p型区域458b可包含于n型阱区域452b内，且可作为n型阱区域452b内的源极/漏极区域。
[0173]
介电层460可包含在n型区域458a及/或p型区域458b上及/或上方。自对准金属硅化物462可包含在介电层460上及/或上方。层间介电层464可包含在自对准金属硅化物462上及/或上方。
[0174]
进一步如图4b所示，一或多个晶体管466可包含于像素感测器200的控制电路区域208的第二部分208内。因此，像素感测器200的一或多个晶体管是位在电路晶粒308上，而不是位在感测器晶粒306上。相较于若整个控制电路区域208包含在感测器晶粒306上，前述可使在感测器晶粒306上的感测区域206占据感测器晶粒306较大的面积。举例而言，晶体管466可包含源极随耦器晶体管224(或其中的部分)、行选择晶体管226及/或在像素感测器200的控制电路区域208内的其他晶体管。
[0175]
每一个晶体管466的栅极包含栅极电极堆叠，其包含自对准金属硅化物468、掺杂层470(或p型掺杂层)及栅极电极472。栅极电极472可包含在基材450的表面的部分上，掺杂层470可位于栅极电极472上及/或上方，且自对准金属硅化物468可位于掺杂层470上及/或上方。晶体管466的栅极可通过间隙壁474而绝缘。
[0176]
内连接476可形成为晶体管466的一或多个源极/漏极区域。层间介电层464包围及/或封装内连接476。内连接476可包含导电层478、衬垫480及/或其他层。一或多个后端工艺层482a至后端工艺层482m可包含在层间介电层464上及/或上方。后端工艺层482a至后端工艺层482m可包含在电路晶粒308的后端工艺区域312b内。每一个后端工艺层可包含介电层484及接触蚀刻中止层486。再者，后端工艺层482a至后端工艺层482m的一或多者可包含金属化层488，其电性连接至内连接476的一或多者及/或至上方的及/或下方的后端工艺层。
[0177]
如上所述，图4a及图4b是提供为具体例。其他具体例是与参照图4a及图4b所述者不同。
[0178]
图5a至图5x是本揭露所述的例示实施例500的示意图。例示实施例500可为用以形成本揭露所述的影像感测器装置310的部分的例示工艺，例如形成感测器晶粒306及电路晶粒308的部分，及接合感测器晶粒306及电路晶粒308以形成影像感测器装置310。再者，例示实施例500可为形成在电路晶粒308上的包含于影像感测器装置310的像素感测器200的控
制电路区域208的一或多个晶体管的例示工艺，以提供像素感测器200的光电二极管212较大的面积。
[0179]
如图5a所示，沉积工具102可形成一或多层在感测器晶粒306的基材402上。一或多层可包含介电层428及一或多个罩幕层502及罩幕层504。在一些实施例中，沉积工具102形成较大量的罩幕层。沉积工具102可进行一或多个沉积操作以形成一或多层，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。
[0180]
如图5b所示，沉积工具102可形成一或多层在电路晶粒308的基材450上。一或多层可包含介电层460及一或多个罩幕层506及罩幕层508。在一些实施例中，沉积工具102形成较大量的罩幕层。沉积工具102可进行一或多个沉积操作以形成一或多层，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。
[0181]
如图5c所示，基材402可被蚀刻以形成沟渠510(或其他类型的凹槽)在像素晶粒306的基材402内。沉积工具102可形成光阻层在一或多个罩幕层上，曝光工具104可暴露光阻层至辐射源以图案化光阻层，显影工具106可显影及移除光阻层的部分以曝光图案，而蚀刻工具108可蚀刻一或多个罩幕层的部分以形成图案在一或多个罩幕层内。然后，蚀刻工具108可蚀刻基材402以根据在一或多个罩幕层内的图案来形成沟渠510。在一些实施例中，在蚀刻工具108蚀刻基材402以形成沟渠510之后，光阻移除工具移除光阻层的剩余部分(例如利用化学剥离剂、电浆灰化器及/或其他技术)。
[0182]
如图5d所示，基材450可被蚀刻以形成沟渠512(或其他类型的凹槽)在电路晶粒308的基材450内。沉积工具102可形成光阻层在一或多个罩幕层上，曝光工具104可暴露光阻层至辐射源以图案化光阻层，显影工具106可显影及移除光阻层的部分以曝光图案，而蚀刻工具108可蚀刻一或多个罩幕层的部分以形成图案在一或多个罩幕层内。然后，蚀刻工具108可蚀刻基材450以根据在一或多个罩幕层内的图案来形成沟渠512。在一些实施例中，在蚀刻工具108蚀刻基材450以形成沟渠512之后，光阻移除工具移除光阻层的剩余部分(例如利用化学剥离剂、电浆灰化器及/或其他技术)。
[0183]
如图5e所示，沟渠510可加衬一或多层426。沉积工具102可通过共形沉积形成一或多层426，以使一或多层426形成为与沟渠510的侧壁及底表面的形状及/或轮廓共形的薄膜。沉积工具102可进行一或多个沉积操作，以形成一或多层426在沟渠510内，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102及蚀刻工具108可分别进行多个循环沉积及蚀刻操作，以形成一或多层426。在沉积工具102沉积一或多层426的部分的这些实施例中，蚀刻工具108蚀刻一或多层426的部分，且循环工艺继续至一或多层426被形成为具有特定厚度及/或轮廓或形状。
[0184]
如图5f所示，沟渠510可以氧化物材料填充，以形成深沟渠隔离结构422的氧化层424在感测器晶粒306内。沉积工具102可形成氧化层424在一或多层426上及/或上方。沉积工具102可进行一或多个沉积操作，以形成氧化层424在沟渠510内，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在氧化层424沉积在沟渠内之后，平坦化工具110可进行平坦化操作，以平坦化氧化层424，使得氧化层424的顶表面与介电层428具有大约相同的高度。在一些实施例中，一或多个罩幕层是在平坦化操作过程中被移除。
[0185]
在一些实施例中，在一或多层426形成之后且在氧化层424形成在沟渠510之前，可进行湿式清洗操作(例如通过沉积工具102及/或其他类型的半导体工艺工具)。在以氧化层424的氧化物材料填充沟渠之前，湿式清洗操作是进行以清洗沟渠510，以降低缺陷在深沟渠隔离结构422内形成的可能性。
[0186]
如图5g所示，沟渠512可以氧化物材料填充，以形成深沟渠隔离结构454在电路晶粒308内。沉积工具102可进行一或多个沉积操作以形成深沟渠隔离结构454，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在深沟渠隔离结构454形成之后，平坦化工具110可进行平坦化操作，以平坦化深沟渠隔离结构454，使得深沟渠隔离结构454的顶表面与层间介电层464具有大约相同的高度。在一些实施例中，一或多个罩幕层是在平坦化操作过程中被移除。
[0187]
在一些实施例中，在深沟渠隔离结构454形成在沟渠512内之前，可进行湿式清洗操作(例如通过沉积工具102及/或其他类型的半导体工艺工具)。在以深沟渠隔离结构454的氧化物材料填充沟渠之前，湿式清洗操作是进行以清洗沟渠512，以降低缺陷在深沟渠隔离结构454内形成的可能性。
[0188]
如图5h所示，布植工具114可进行一或多个布植操作以掺杂感测器晶粒306的基材402的一或多个部分。举例而言，离子布植工具114可以p型离子掺杂基材402，以形成深p型阱区域420a在基材402内。以另一具体例而言，离子布植工具114可以p型离子掺杂在深p型阱区域420a之上的基材402的一部分，以形成单元p型阱区域420b在深p型阱区域420a之上及/或上方。以另一具体例而言，离子布植工具114可以n型离子掺杂基材402以形成漏极区域408。在一些实施例中，前述区域的至少一子集是以不同浓度的离子掺杂。在一些实施例中，前述区域的至少一子集是以相同浓度的离子掺杂。
[0189]
如图5i所示，布植工具114可进行一或多个布植操作，以掺杂电路晶粒308的基材450的一或多个部分。举例而言，离子布植工具114可以p型离子掺杂基材450，以形成p型阱区域452a在基材450内。以另一具体例而言，离子布植工具114可以n型离子掺杂基材450，以形成n型阱区域452b在基材450内。以另一具体例而言，离子布植工具114可以n型离子掺杂基材450的部分，以形成高阈值电压n型阱456a。以另一具体例而言，离子布植工具114可以p型离子掺杂基材450的部分，以形成高阈值电压p型阱456b。在一些实施例中，前述区域的至少一子集是以不同浓度的离子掺杂。在一些实施例中，前述区域的至少一子集是以相同浓度的离子掺杂。
[0190]
如图5j所示，栅极电极418可形成在感测器晶粒306的介电层428上及/或上方。栅极电极418可为像素感测器200的控制电路区域208的第一部分208a的转移晶体管214及重置晶体管218所形成。在一些实施例中，额外的栅极电极418可为源极随耦器晶体管224(或源极随耦器晶体管224的部分)及/或为行选择晶体管226所形成。沉积工具102可沉积栅极电极418的多晶硅材料。沉积工具102可进行一或多个沉积操作以形成栅极电极418，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，半导体工艺工具102至半导体工艺工具116的一或多者利用自对准双重图案化(self-aligned double patterning，sadp)技术及/或其他类型的多重图案化技术，以形成用来沉积栅极电极418的多个图案。在一些实施例中，极紫外光微影技术是用以形成用来沉积栅极电极418的图案。
[0191]
如图5k所示，栅极电极472可形成在电路晶粒308的介电层上及/或上方。栅极电极472可为像素感测器200的控制电路区域208的第二部分208b的源极随耦器晶体管224(或源极随耦器晶体管224的部分)及/或行选择晶体管226所形成。如此，控制电路区域208的至少一部分是形成在电路晶粒308上，其提供在感测器晶粒306上的光电二极管212较大的面积。沉积工具102可沉积栅极电极472的多晶硅材料。沉积工具102可进行一或多个沉积操作以形成栅极电极472，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，半导体工艺工具102至半导体工艺工具116的一或多者利用自对准双重图案化技术及/或其他类型的多重图案化技术，以形成用来沉积栅极电极472的多个图案。在一些实施例中，极紫外光微影技术是用以形成用来沉积栅极电极472的图案。
[0192]
如图5l所示，布植工具114可进行一或多个布植操作，以掺杂感测器晶粒306的基材402的一或多个部分。举例而言，离子布植工具114可以n型离子掺杂基材402，以形成n型区域404a。以另一具体例而言，离子布植工具114可以p型离子掺杂基材402的部分，以形成p型区域406b。在一些实施例中，前述区域的至少一子集是以不同浓度的离子掺杂。在一些实施例中，前述区域的至少一子集是以相同浓度的离子掺杂。
[0193]
如图5m所示，沉积工具102可形成间隙壁440在感测器晶粒306的栅极电极418的侧壁上。沉积工具102可进行一或多个沉积操作以形成间隙壁440，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102进行沉积操作以沉积间隙壁440的材料，且蚀刻工具108移除材料的部分，以使剩余部分对应为间隙壁440。
[0194]
如图5n所示，沉积工具102可形成间隙壁474在电路晶粒308的栅极电极472的侧壁上。沉积工具102可进行一或多个沉积操作以形成间隙壁474，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102进行沉积操作以沉积间隙壁474的材料，且蚀刻工具108移除材料的部分，以使剩余部分对应为间隙壁474。
[0195]
如图5o所示，离子布植工具114掺杂栅极电极418的部分以形成掺杂层416。举例而言，离子布植工具114可以n型离子掺杂栅极电极418，以形成掺杂层416。在一些实施例中，离子布植工具114掺杂基材402的额外部分以形成晶体管的一或多个源极/漏极区域，其是包含于在像素晶粒306上的电路区域的第一部分208a内。
[0196]
如图5p所示，离子布植工具114掺杂栅极电极472的部分以形成掺杂层470。举例而言，离子布植工具114可以n型离子掺杂栅极电极472的一或多者，以形成掺杂层470。以另一具体例而言，离子布植工具114可以p型离子掺杂栅极电极472的一或多者，以形成掺杂层470。在一些实施例中，离子布植工具114以p型离子掺杂栅极电极472的第一子集(例如在p型阱区域452a上的栅极电极472)及以n型离子掺杂栅极电极472的第二子集(例如在n型阱区域452b上的栅极电极472)。在一些实施例中，离子布植工具114掺杂基材450的额外部分，以形成n型区域458a在p型阱区域452a内，及形成p型区域458b在n型阱区域452b内。在一些实施例中，前述区域的至少一子集是以不同浓度的离子掺杂。在一些实施例中，前述区域的至少一子集是以相同浓度的离子掺杂。
[0197]
如图5q所示，沉积工具102可形成侧壁氧化层430在介电层428上及/或上方及在感
测器晶粒306上之间隙壁440上及/或上方。沉积工具102可进行一或多个沉积操作以形成侧壁氧化层430，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102进行沉积操作以沉积侧壁氧化层430的材料，且蚀刻工具108移除材料的部分，以使剩余部分对应为侧壁氧化层430。
[0198]
如图5r所示，沉积工具102可形成自对准金属硅化物414在感测器晶粒306上的掺杂层416上及/或上方。在一些实施例中，沉积工具102额外形成自对准金属硅化物414在介电层428的一或多个部分上及/或上方。沉积工具102可进行一或多个沉积操作以形成自对准金属硅化物414，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102进行沉积操作以沉积自对准金属硅化物414的材料，且蚀刻工具108移除材料的部分，以使剩余部分对应为自对准金属硅化物414。在一些实施例中，退火操作是进行以增加自对准金属硅化物414的材料品质及/或移除来自自对准金属硅化物414的缺陷。
[0199]
如图5s所示，沉积工具102可形成自对准金属硅化物468在电路晶粒308上的掺杂层470上及/或上方。沉积工具102可额外形成自对准金属硅化物468在介电层460的一或多个部分上及/或上方。沉积工具102可进行一或多个沉积操作以形成自对准金属硅化物462及自对准金属硅化物468，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。在一些实施例中，沉积工具102进行沉积操作以沉积自对准金属硅化物462及自对准金属硅化物468的材料，且蚀刻工具108移除材料的部分，以使剩余部分对应为自对准金属硅化物462及自对准金属硅化物468。在一些实施例中，退火操作是进行以增加自对准金属硅化物462及自对准金属硅化物468的材料品质及/或移除来自自对准金属硅化物462及自对准金属硅化物468的缺陷。
[0200]
如图5t所示，沉积工具102可形成层间介电层432在介电层428上及/或上方、在侧壁氧化层430上及/或上方及在自对准金属硅化物414上及/或上方。沉积工具102可进行一或多个沉积操作以形成层间介电层432，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。
[0201]
进一步如图5t所示，内连接434可形成在层间介电层432内。蚀刻工具108可形成开口在层间介电层432内，且沉积工具102可沉积在开口内的内连接434的衬垫436及导电层438。沉积工具102可进行一或多个沉积操作以形成衬垫436及导电层438，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作，且/或电镀工具112可进行电镀操作以形成衬垫436及/或导电层438。在内连接434被沉积之后，平坦化工具110可平坦化内连接434。
[0202]
如图5u所示，沉积工具102可形成层间介电层464在介电层460上及/或上方、在间隙壁474上及/或上方、在自对准金属硅化物462上及/或上方及在自对准金属硅化物468上及/或上方。沉积工具102可进行一或多个沉积操作以形成层间介电层464，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作。
[0203]
进一步如图5u所示，内连接476可形成在层间介电层464内。蚀刻工具108可形成开口在层间介电层464内，且沉积工具102可沉积在开口内的内连接476的衬垫480及导电层478。沉积工具102可进行一或多个沉积操作以形成衬垫480及导电层478，其可包含原子层沉积操作、化学气相沉积操作、磊晶操作、物理气相沉积操作及/或其他类型的沉积操作，
且/或电镀工具112可进行电镀操作以形成衬垫480及/或导电层478。在内连接476被沉积之后，平坦化工具110可平坦化内连接476。
[0204]
进一步如图5v所示，半导体工艺工具102至半导体工艺工具116的一或多者可进行一或多个操作，以形成感测器晶粒306的后端工艺区域312a。举例而言，沉积工具102可进行化学气相沉积操作、原子层沉积操作、物理气相沉积操作及/或其他沉积操作，以形成接触蚀刻中止层446及介电层444。以另一具体例而言，沉积工具102可进行化学气相沉积操作、原子层沉积操作、物理气相沉积操作及/或其他沉积操作，且/或电镀工具112可进行电镀操作，以形成金属化层448。在一些实施例中，后端工艺层442a至后端工艺层442n可以连续的方式形成。举例而言，可形成后端工艺层442a的接触蚀刻中止层446、介电层444及金属化层448。然后，后端工艺层442b的接触蚀刻中止层446、介电层444及金属化层448可形成在后端工艺层442a上。剩余的后端工艺层442c至后端工艺层442n可以相似的连续方式形成。
[0205]
进一步如图5w所示，半导体工艺工具102至半导体工艺工具116的一或多者可进行一或多个操作，以形成电路晶粒308的后端工艺区域312b。举例而言，沉积工具102可进行化学气相沉积操作、原子层沉积操作、物理气相沉积操作及/或其他沉积操作，以形成接触蚀刻中止层486及介电层484。以另一具体例而言，沉积工具102可进行化学气相沉积操作、原子层沉积操作、物理气相沉积操作及/或其他沉积操作，且/或电镀工具112可进行电镀操作，以形成金属化层488。在一些实施例中，后端工艺层482a至后端工艺层482n可以连续的方式形成。举例而言，可形成后端工艺层482a的接触蚀刻中止层486、介电层484及金属化层488。然后，后端工艺层482b的接触蚀刻中止层486、介电层484及金属化层488可形成在后端工艺层482a上。剩余的后端工艺层482c至后端工艺层482n可以相似的连续方式形成。
[0206]
如图5x所示，接合工具116可进行接合操作，以在接合区域314接合感测器晶粒306及电路晶粒308。接合工具116可利用直接接合技术、共晶接合技术、混合接合技术及/或其他类型的接合技术，以接合感测器晶粒306及电路晶粒308。如图5x所示，感测器晶粒306及电路晶粒308可定位为使后端工艺区域312a及后端工艺区域312b正对。前述可使后端工艺区域312a的金属化层448及后端工艺区域312b的金属化层488电性连接，以电性连接感测器晶粒306及电路晶粒308，而形成影像感测器装置310。
[0207]
在一些实施例中，可进行额外的工艺操作以形成影像感测器装置310。举例而言，可进行一或多个封装操作，以封装影像感测装置310。以另一具体例而言，可进行一或多个测试操作以测试影像感测装置310的操作。
[0208]
如上所述，图5a至图5x是提供为具体例。其他具体例可不同于参照图5a至图5x所述者。
[0209]
图6a及图6b是本揭露所述的影像感测装置310的例示配置600的示意图。图6a是配置600的剖面视图。图6b是配置600的俯视图。在配置600中，影像感测装置310的一或多个画素感测器200的控制电路区域208是分开在影像感测装置310的感测器晶粒306及影像感测装置310的电路晶粒308之间。换言之，控制电路区域208的第一部分208a是包含在感测器晶粒306上，且控制电路区域208的第二部分208b是包含在电路晶粒308上。相对于若使整个控制电路区域208包含在感测器晶粒306上，前述可使在感测器晶粒306上的感测区域206占据感测器晶粒306较大的面积。
[0210]
感测器晶粒306及电路晶粒308可堆叠，因为感测器晶粒306及电路晶粒308是在接
合区域314内的接合界面沿着感测器晶粒306及电路晶粒308的各自表面接合。因此，影像感测器装置310可包含堆叠影像感测器装置，例如三维cmos影像感测器。感测器晶粒306及电路晶粒308可通过感测器晶粒306的后端工艺区域312a及电路晶粒308的后端工艺区域312b电性连接。
[0211]
如图6a所示，感测器晶粒306包含像素感测器200的感测区域206及像素感测器200的控制电路区域208的第一部分208a。感测区域206包含像素感测器200的光电二极管212。控制电路区域208的第一部分208a包含与光电二极管212电性连接的转移晶体管214。控制电路区域208的第一部分208a还包含重置晶体管218。转移晶体管214的漏极区域及重置晶体管218是与浮动扩散节点222电性连接。浮动扩散节点222是与在感测器晶粒306上的控制电路区域208的第一部分208a内的源极随耦器晶体管224的栅极电性连接。源极随耦器晶体管224的源极区域是与供应电压202的接点电性连接。源极随耦器晶体管224的漏极区域是与内连接602电性连接，其中内连接602是电性连接感测器晶粒306的后端工艺区域312a的源极随耦器晶体管224。
[0212]
进一步如图6a所示，电路晶粒308包含像素感测器200的控制电路区域208的第二部分208b。控制电路区域208的第二部分208b包含行选择晶体管226。行选择晶体管226的源极是通过内连接604与电路晶粒308的后端工艺区域312b电性连接。因此，在电路晶粒308上的控制电路区域208的第二部分208b内的行选择晶体管226的源极区域以及在感测器晶粒306上的控制电路区域208的第一部分208a内的源极随耦器晶体管224的漏极区域是通过后端工艺区域312a、通过接合区域314及通过后端工艺区域312b电性连接。行选择晶体管226的栅极是与选择电压228的接点电性连接。行选择晶体管226的漏极区域是与输出接点(例如输出230)电性连接。
[0213]
如图6b所示，转移晶体管214可设置为相邻于光电二极管212及/或部分在光电二极管212上方。源极随耦器晶体管224可设置为相邻于光电二极管212的第一侧。重置晶体管218可设置为相邻于光电二极管212的第二侧。在一些实施例中，第一侧及第二侧大约为正交(orthogonal)。在一些实施例中，第一侧及第二侧是相对侧。在一些实施例中，重置晶体管218及源极随耦器晶体管224是设置为相邻于光电二极管212的相同侧。
[0214]
当例示配置600是在描述文中的单一像素感测器200，影像感测器装置310可包含排列在像素阵列316内的多个像素感测器200，其中像素感测器200包含配置600。
[0215]
如上所述，图6a及图6b是提供为具体例。其他具体例可不同于参照图6a及图6b所述者。
[0216]
图7a及图7b是本揭露所述的影像感测器装置310的例示配置700的示意图。图7a是配置700的剖面视图。图7b是配置700的俯视图。在配置700中，影像感测器310的一或多个像素感测器200的控制电路区域208是分开在影像感测装置310的感测器晶粒306及影像感测装置310的电路晶粒308之间。换言之，控制电路区域208的第一部分208a是包含在感测器晶粒306上，且控制电路区域208的第二部分208b是包含在电路晶粒308上。相对于若使整个控制电路区域208包含在感测器晶粒306上，前述可使在感测器晶粒306上的感测区域206占据感测器晶粒306较大的面积。
[0217]
如图7a所示，配置700是相似于配置600，除了行选择晶体管226是包含在感测器晶粒306上的控制电路区域208的第一部分208a内，而非在电路晶粒308上的控制电路区域208
的第二部分208b内。再者，源极随耦器晶体管224是分开成二个部分：包含在感测器晶粒306上的控制电路区域208的第一部分208a内的源极随耦器晶体管224的第一部分224a，以及包含在电路晶粒308上的控制电路区域208的第二部分208b内的源极随耦器晶体管224的第二部分224b。源极随耦器晶体管224的第一部分224a及源极随耦器晶体管224的第二部分224b可并联地电性连接，以使源极随耦器晶体管224的第一部分224a及源极随耦器晶体管224的第二部分224b做为单一晶体管操作。前述可使源极随耦器晶体管224的部分被移动至电路晶粒308，其提供光电二极管212增加在感测器晶粒306上的面积。二个部分可使源极随耦器晶体管224仍提供足够的电流驱动及其他的效能参数。
[0218]
通过后端工艺区域312a、接合区域314及后端工艺区域312b至电性连接栅极的接点702，以提供浮动扩散电压予源极随耦器晶体管224的第二部分224b的栅极。
[0219]
如图7b所示，转移晶体管214可设置为相邻于光电二极管212及/或部分在光电二极管212上方。源极随耦器晶体管224的第一部分224a及行选择晶体管226可设置为相邻于光电二极管212的第一侧。重置晶体管218可设置为相邻于光电二极管212的第二侧。在一些实施例中，第一侧及第二侧大约为正交。在一些实施例中，第一侧及第二侧是相对侧。在一些实施例中，重置晶体管218及源极随耦器晶体管224是设置为相邻于光电二极管212的相同侧。在一些实施例中，行选择晶体管226及源极随耦器晶体管224的第一部分224a是设置为相邻于光电二极管212的不同侧。在一些实施例中，行选择晶体管226及重置晶体管218是设置为相邻于光电二极管212的不同侧。
[0220]
当例示配置700是在描述文中的单一像素感测器200，影像感测器装置310可包含排列在像素阵列316内的多个像素感测器200，其中像素感测器200包含配置700。
[0221]
如上所述，图7a及图7b是提供为具体例。其他具体例可不同于参照图7a及图7b所述者。
[0222]
图8a及图8b是本揭露所述的影像感测器装置310的例示配置800的示意图。图8a是配置800的剖面视图。图8b是配置800的俯视图。在配置800中，影像感测器310的一或多个像素感测器200的控制电路区域208是分开在影像感测装置310的感测器晶粒306及影像感测装置310的电路晶粒308之间。换言之，控制电路区域208的第一部分208a是包含在感测器晶粒306上，且控制电路区域208的第二部分208b是包含在电路晶粒308上。相对于若使整个控制电路区域208包含在感测器晶粒306上，前述可使在感测器晶粒306上的感测区域206占据感测器晶粒306较大的面积。
[0223]
如图8a所示，配置800是相似于配置600，除了源极随耦器晶体管224是分开成二个部分：包含在感测器晶粒306上的控制电路区域208的第一部分208a内的源极随耦器晶体管224的第一部分224a，以及包含在电路晶粒308上的控制电路区域208的第二部分208b内的源极随耦器晶体管224的第二部分224b。因此，在配置800中，源极随耦器晶体管224的第二部分224b及行选择晶体管226皆包含在电路晶粒308上的控制电路区域208的第二部分208b内。此进一步提供光电二极管212增加在感测器晶粒306上的面积。
[0224]
源极随耦器晶体管224的第一部分224a及源极随耦器晶体管224的第二部分224b可并联地电性连接，以使源极随耦器晶体管224的第一部分224a及源极随耦器晶体管224的第二部分224b做为单一晶体管操作。通过后端工艺区域312a、接合区域314及后端工艺区域312b至电性连接栅极的接点702，以提供浮动扩散电压予源极随耦器晶体管224的第二部分
224b的栅极。
[0225]
来自源极随耦器晶体管224的第一部分224a及源极随耦器晶体管224的第二部分224b的漏极区域的输出是提供在电路晶粒308上的控制电路区域208的第二部分208b内的行选择晶体管226的源极。来自源极随耦器晶体管224的第一部分224a是通过后端工艺区域312a、接合区域314及后端工艺区域312b提供至行选择晶体管226的源极。来自源极随耦器晶体管224的第一部分224a是通过内连接802及内连接804提供至后端工艺区域312a。
[0226]
如图8b所示，转移晶体管214可设置为相邻于光电二极管212及/或部分在光电二极管212上方。源极随耦器晶体管224的第一部分224a可设置为相邻于光电二极管212的第一侧。重置晶体管218可设置为相邻于光电二极管212的第二侧。在一些实施例中，第一侧及第二侧大约为正交。在一些实施例中，第一侧及第二侧是相对侧。在一些实施例中，重置晶体管218及源极随耦器晶体管224是设置为相邻于光电二极管212的相同侧。
[0227]
当例示配置800是在描述文中的单一像素感测器200，影像感测器装置310可包含排列在像素阵列316内的多个像素感测器200，其中像素感测器200包含配置800。
[0228]
如上所述，图8a及图8b是提供为具体例。其他具体例可不同于参照图8a及图8b所述者。
[0229]
来自本揭露所述的例示配置600至配置800的配置可选择以最佳化及/或最大化影像感测装置的像素感测器的感测区域(或在像素阵列内的多个像素感测器的感测区域)的面积，而提供足够的操作效能给开关速度、操作速度、回应次数及/或信噪比(signal to noise ratio，snr)等。
[0230]
以一具体例而言，例示配置600可在实施例中选择，其中相对于一个源极随耦器晶体管224(或多个源极随耦器晶体管224)，一个行选择晶体管226(或多个行选择晶体管226)是实体上较大且占据较大面积。在这些实施例中，取代源极随耦器晶体管224，移动行选择晶体管226至影像感测器装置310的电路晶粒308，以对在影像感测器装置310的感测器晶粒306上的一个光电二极管212(或多个光电二极管212)提供可用面积较大的提升。然而，例示配置600可用在其他的实施例中。
[0231]
以另一具体例而言，例示配置700可在实施例中选择，其中相对于一个行选择晶体管226(或多个行选择晶体管226)，一个源极随耦器晶体管224(或多个源极随耦器晶体管224)是实体上较大且占据较大面积。在这些实施例中，取代源极随耦器晶体管224，移动源极随耦器晶体管224的部分至影像感测器装置310的电路晶粒308，以对在影像感测器装置310的感测器晶粒306上的一个光电二极管212(或多个光电二极管212)提供可用面积较大的提升。然而，例示配置600可用在其他的实施例中。
[0232]
以另一具体例而言，例示配置800可在实施例中选择，其中影像感测器装置310的光电二极管212(或多个光电二极管212)的尺寸是优先于开关速度、操作速度、回应次数及/或信噪比等。在这些实施例中，移动行选择晶体管226及源极随耦器晶体管224的部分至影像感测器装置310的电路晶粒308可对在影像感测器装置310的感测器晶粒306上的光电二极管212(或多个光电二极管212)提供可用面积较大的提升。然而，例示配置800可用在其他的实施例中。
[0233]
图9是装置900的例示组件的示意图。在一些实施例中，半导体工艺工具102至半导体工艺工具116及/或晶圆/晶粒转移工具118的一或多者可包含一或个装置900及/或装置
900的一或多个组件。如图9所示，装置900可包含总线910、处理器920、记忆体930、输入组件940、输出组件950及通讯组件960。
[0234]
总线910包含可在装置900的组件之间进行有线及/或无线通讯的一或多个组件。总线910可连接图9的二或更多组件，例如通过操作连接、通讯连接、电性连接及/或电动连接。处理器920包含中心处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序化逻辑门阵列、特殊应用集成电路及/或其他类型的工艺元件。处理器920是在硬件、固件或硬件及软件的组合内执行。在一些实施例中，处理器920包含一或多个可被程序化的一或多个处理器，以执行任何本揭露中所述的一或多个操作或工艺。
[0235]
记忆体930包含挥发性及/或非挥发性记忆体。举例而言，记忆体930可包含随机存取记忆体(random access memory，ram)、只读记忆体(read only memory，rom)、硬盘(hard disk drive)及/或其他类型的记忆体(例如快闪记忆体、磁性记忆体及/或光学记忆体)。记忆体930可包含内部记忆体(例如随机存取记忆体、只读记忆体或硬盘)及/或可移动式记忆体(例如通过通用串行总线连接而可移动的)。记忆体930可为非暂态计算机可读取媒体(non-transitory computer-readable medium)。记忆体930储存信息、指令及/或与装置900相关操作的软件(例如一或多个软件应用)。在一些实施例中，记忆体930包含连接至一或多个处理器(例如处理器920)的一或多个记忆体，例如通过总线910。
[0236]
输入组件940可使装置900接收输入，例如使用者输入及/或感应输入。举例而言，输入组件940可包含触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、转换器、感测器、全球定位系统感测器、加速计、陀螺仪及/或制动器。输出组件950可使装置900提供输出，例如通过屏幕、扩音器及/或发光二极管。通讯组件960可使装置900与其他装置通讯，例如通过有线连接及/或无线连接。举例而言，通讯组件960可包含接收器、发射器、收发器、数据机、网络接口卡及/或天线。
[0237]
装置900可进行本揭露所述的一或多个操作或工艺。举例而言，非暂态计算机可读取媒体(例如记忆体930)可储存由处理器920执行的一组指令(例如一或多个指令或代码)。处理器920可执行一组指令以进行本揭露所述的一或多个操作或工艺。在一些实施例中，由一或多个处理器920所执行的一组指令使一或多个处理器920及/或装置900进行本揭露所述的一或多个操作或工艺。在一些实施例中，固线式电路可取代或结合指令来使用，以进行本揭露所述的一或多个操作或工艺。除此之外或取而代之地，处理器920可配置以进行本揭露所述的一或多个操作或工艺。因此，本揭露所述的实施例并不限于任何特定的固线式电路及软件的结合。
[0238]
图9所示的组件的数目及配置是提供做为例示。装置900可包含额外的组件、较少的组件、不同的组件或与图9所示者不同的组件配置。除此之外或取而代之地，装置900的一组组件(例如一或多个组件)可进行由装置900的另一组组件所进行的所述一或多个功能。
[0239]
图10是关于形成堆叠影像感测器的例示工艺1000的流程图。在一些实施例中，图10的一或多个工艺方块是通过一或多个半导体工艺工具(例如半导体工艺工具102至半导体工艺工具116的一或多者)来进行。除此之外或取而代之地，图10的一或多个工艺方块可通过装置900的一或多个组件来进行，例如处理器920、记忆体930、输入组件940、输出组件950及/或通讯组件960。
[0240]
如图10所示，工艺1000可包含在感测器晶粒内形成在包含于像素阵列内的像素感
测器的感测区域内的光电二极管、包含于感测器晶粒的控制电路区域的第一部分内并电性连接光电二极管的转移晶体管、包含于控制电路区域的第一部分内并电性连接转移晶体管的源极随耦器晶体管的第一部分，以及包含于控制电路区域的第一部分内并电性连接源极随耦器晶体管的第一部分的行选择晶体管(方块1010)。举例而言，一或多个半导体工艺工具102至半导体工艺工具116可在感测器晶粒306内形成在包含于像素阵列316内的像素感测器200的感测区域206内的光电二极管212、包含于感测器晶粒306的控制电路区域208的第一部分208a内并电性连接光电二极管212的转移晶体管214、包含于控制电路区域208的第一部分208a内并电性连接转移晶体管214的源极随耦器晶体管224的第一部分224a，以及包含于控制电路区域208的第一部分208a内并电性连接源极随耦器晶体管224的第一部分224a的行选择晶体管226，如本揭露所述。
[0241]
进一步如图10所示，工艺1000可包含在电路晶粒内形成包含于连接像素感测器的控制电路区域的第二部分内的源极随耦器晶体管的第二部分(方块1020)。举例而言，一或多个半导体工艺工具102至半导体工艺工具116可在电路晶粒308内形成包含于连接像素感测器200的控制电路区域208的第二部分208b内的源极随耦器晶体管224的第二部分224b，如本揭露所述。
[0242]
进一步如图10所示，工艺1000可包含接合感测器晶粒及电路晶粒(方块1030)。举例而言，一或多个半导体工艺工具102至半导体工艺工具116可接合感测器晶粒306及电路晶粒308，如本揭露所述。
[0243]
工艺1000可包含额外的实施例，例如任何单一实施例或以下所述的实施例及/或与本揭露所述的一或多个工艺相关者的任意组合。
[0244]
在第一实施例中，工艺1000包含形成内连接在转移晶体管214的漏极及源极随耦器晶体管224的第一部分224a的栅极之间。在第二实施例中，单独或与第一实施例结合时，工艺1000包含形成内连接在转移晶体管214的源极及源极随耦器晶体管224的第二部分224b的栅极之间。在第三实施例中，单独或与第一实施例及第二实施例的一或多者结合时，通过感测器晶粒306的后端工艺区域312a及电路晶粒308的后端工艺区域312b，形成内连接在转移晶体管214的漏极及源极随耦器晶体管224的第二部分224b的栅极之间。
[0245]
在第四实施例中，单独或与第一实施例至第三实施例的一或多者结合时，工艺1000包含对在控制电路区域208的第一部分208a内的感测器晶粒306上的像素感测器200形成输出接点(例如输出230)。在第五实施例中，单独或与第一实施例至第四实施例的一或多者结合时，工艺1000包含形成连接在源极随耦器晶体管224的第一部分224a的漏极及行选择晶体管226的源极之间。在第六实施例中，单独或与第一实施例至第五实施例的一或多者结合时，源极随耦器晶体管224的第一部分224a的漏极及行选择晶体管226的源极在感测器晶粒306的基材402内包含相同的n型掺杂区域。
[0246]
虽然图10显示工艺1000的例示方块，在一些实施例中，工艺1000包含额外的方块、较少的方块、不同的方块或与图10所示者不同的方块配置。除此之外或取而代之地，工艺1000的二或多个方块可同时进行。
[0247]
如此，像素感测器的一或多个晶体管是包含在影像感测器装置的电路晶粒(例如特殊应用集成电路晶粒或其他类型的电路晶粒)上。一或多个晶体管可包含源极耦随耦器晶体管、行选择晶体管及/或用以控制像素感测器的操作的其他晶体管。包含一或多个像素
感测器的晶体管(及其他影像感测器装置的像素感测器)在电路晶粒上减少在感测器晶粒上的像素感测器内被晶体管所占据的面积。前述可使像素感测器内光子收集的面积增加。
[0248]
如以上详细的说明，本揭露所述的一些实施例提供一种影像感测器装置。影像感测器装置包含感测器晶粒。感测器晶粒包含像素感测器。像素感测器包含感测区域，其包含光电二极管及控制电路区域的第一部分。影像感测器装置包含电路晶粒。感测器晶粒及电路晶粒是在界面区域接合。电路晶粒包含连接像素感测器的控制电路区域的第二部分。控制电路区域的第二部分包含像素感测器的行选择晶体管。
[0249]
在上述实施例中，像素感测器包含于像素阵列内，且像素阵列包含多个像素感测器。在上述实施例中，在感测器晶粒上的像素感测器的宽度为0.6微米至0.7微米。在上述实施例中，控制电路区域的第一部分包含源极随耦器晶体管，其中上述行选择晶体管电性连接源极随耦器晶体管。在上述实施例中，行选择晶体管是通过感测器晶粒的后端工艺区域及电路晶粒的后端工艺区域来电性连接源极随耦器晶体管。在上述实施例中，源极随耦器晶体管是通过感测器晶粒及电路晶粒之间的接合界面来电性连接行选择晶体管的源极。在上述实施例中，源极随耦器晶体管沿着光电二极管的第一侧设置，控制电路区域的第一部分的重置晶体管沿着光电二极管的一第二侧设置，且第一侧及第二侧是光电二极管的正交侧。
[0250]
如以上详细的说明，本揭露所述的一些实施例提供一种方法。方法包含在感测器晶粒内形成在包含于像素阵列内的像素感测器的感测区域内的光电二极管。方法包含形成包含于感测器晶粒的控制电路区域的第一部分内的转移晶体管电性连接光电二极管。方法包含形成包含于控制电路区域的第一部分内的源极随耦器晶体管的第一部分电性连接转移晶体管。方法包含形成包含于控制电路区域的第一部分内的行选择晶体管电性连接源极随耦器晶体管的第一部分。方法包含在电路晶粒内形成包含于连接像素感测器的控制电路区域的第二部分内的源极随耦器晶体管的第二部分。方法包含接合感测器晶粒及电路晶粒。
[0251]
在上述实施例中，方法还包含形成连接在转移晶体管的源极及源极随耦器晶体管的第一部分的栅极之间。在上述实施例中，方法还包含形成连接在转移晶体管的漏极及源极随耦器晶体管的第二部分的栅极之间。在上述实施例中，形成连接在转移晶体管的漏极及源极随耦器晶体管的第二部分的栅极之间的步骤包含通过感测器晶粒的后端工艺区域及电路晶粒的后端工艺区域形成连接在转移晶体管的漏极及源极随耦器晶体管的第二部分的栅极之间。在上述实施例中，方法还包含形成在感测器晶粒上的像素感测器的输出接点在控制电路区域的第一部分内。在上述实施例中，方法还包含形成连接在源极随耦器晶体管的第一部分的漏极及行选择晶体管的源极之间。在上述实施例中，源极随耦器晶体管的第一部分的漏极及行选择晶体管的源极包含相同的n型掺杂区域在感测器晶粒的基材内。
[0252]
如以上详细的说明，本揭露所述的一些实施例提供一种影像感测器装置。影像感测器装置包含感测器晶粒。感测器晶粒包含像素感测器。像素感测器包含感测区域，其包含光电二极管及包含像素感测器的源极随耦器晶体管的第一部分的控制电路区域的第一部分。影像感测器装置包含电路晶粒。感测器晶粒及电路晶粒是在界面区域接合。电路晶粒包含连接像素感测器的控制电路区域的第二部分。控制电路区域的第二部分包含像素感测器
的行选择晶体管及像素感测器的源极随耦器晶体管的第二部分。
[0253]
在上述实施例中，源极随耦器晶体管的第一部分的源极区域及源极随耦器晶体管的第二部分的栅极是通过感测器晶粒的后端工艺区域及电路晶粒的后端工艺区域而电性连接。在上述实施例中，控制电路区域的第一部分包含转移晶体管及重置晶体管，其中转移晶体管的漏极区域及源极随耦器晶体管的第一部分的栅极电性连接。在上述实施例中，重置晶体管的漏极区域及源极随耦器晶体管的第一部分的源极包含相同的n型掺杂区域。在上述实施例中，控制电路区域的第二部分包含像素感测器的输出接点。在上述实施例中，输出接点电性连接在电路晶粒上的行选择晶体管的漏极。
[0254]
以上概述许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本技术领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他工艺和结构以实现和所述实施例相同的目的及/或达成相同优点。本技术领域具有通常知识者也应了解与此均等的架构并没有偏离本揭露的精神和范围，且在不偏离本揭露的精神和范围下可做出各种变化、替代和改动。

技术特征：
1.一种影像感测器装置，其特征在于，包含：一感测器晶粒，包含：一像素感测器，包含：一感测区域，包含一光电二极管；及一控制电路区域的一第一部分；以及一电路晶粒，其中该感测器晶粒及该电路晶粒在一界面区域接合，且该电路晶粒包含：该控制电路区域的一第二部分，连接该像素感测器，其中该控制电路区域的该第二部分包含该像素感测器的一行选择晶体管。2.如权利要求1所述的影像感测器装置，其特征在于，其中该控制电路区域的该第一部分包含：一源极随耦器晶体管，其中该行选择晶体管电性连接该源极随耦器晶体管。3.如权利要求2所述的影像感测器装置，其特征在于，其中该行选择晶体管是通过该感测器晶粒的一后端工艺(back end of line，beol)区域及该电路晶粒的一后端工艺区域来电性连接该源极随耦器晶体管。4.如权利要求2或3所述的影像感测器装置，其特征在于，其中该源极随耦器晶体管是通过该感测器晶粒及该电路晶粒之间的一接合界面来电性连接该行选择晶体管的一源极。5.如权利要求2或3所述的影像感测器装置，其特征在于，其中该源极随耦器晶体管沿着该光电二极管的一第一侧设置，该控制电路区域的该第一部分的一重置晶体管沿着该光电二极管的一第二侧设置，且该第一侧及该第二侧是该光电二极管的正交侧。6.一种影像感测器装置，其特征在于，包含：一感测器晶粒，包含：一光电二极管，在一像素感测器的一感测区域内，其中该像素感测器包含于在该感测器晶粒上的一像素阵列；一转移晶体管，包含于该感测器晶粒的一控制电路区域的一第一部分内，其中该转移晶体管电性连接该光电二极管；一源极随耦器晶体管的一第一部分，包含于该控制电路区域的该第一部分内，其中该源极随耦器晶体管的该第一部分电性连接该转移晶体管；以及一行选择晶体管，包含于该控制电路区域的该第一部分内，其中该行选择晶体管电性连接该源极随耦器晶体管的该第一部分；一电路晶粒，其中该感测器晶粒及该电路晶粒在一界面区域接合，且该电路晶粒包含：该源极随耦器晶体管的一第二部分，其中该源极随耦器晶体管的该第二部分包含于连接该像素感测器的该控制电路区域的一第二部分内。7.如权利要求6所述的影像感测器装置，其特征在于，还包含：一连接，在该转移晶体管的一源极及该源极随耦器晶体管的该第一部分的一栅极之间。8.如权利要求6或7所述的影像感测器装置，其特征在于，还包含：该像素感测器的一输出接点，在该感测器晶粒上，且在该控制电路区域的该第一部分内。9.一种影像感测器装置，其特征在于，包含：
一感测器晶粒，包含：一像素感测器，包含：一感测区域，包含一光电二极管；及一控制电路区域的一第一部分，包含该像素感测器的一源极随耦器晶体管的一第一部分；以及一电路晶粒，其中该感测器晶粒及该电路晶粒在一界面区域接合，且该电路晶粒包含：该控制电路区域的一第二部分，连接该像素感测器，其中该控制电路区域的该第二部分包含：该像素感测器的一行选择晶体管；以及该像素感测器的该源极随耦器晶体管的一第二部分。10.如权利要求9所述的影像感测器装置，其特征在于，其中该控制电路区域的该第一部分包含：一转移晶体管；以及一重置晶体管，其中该转移晶体管的一漏极区域及该源极随耦器晶体管的该第一部分的一栅极电性连接。

技术总结
本揭露所述的一些实施例提供影像感测器装置的配置。在一些实施例中，像素感测器的一或多个晶体管是包含于影像感测器装置的电路晶粒上(例如特殊应用集成电路(ASIC)或其他类型的电路晶粒)。一或多个晶体管可包含源极耦随耦器晶体管、行选择晶体管及/或用以控制像素感测器的操作的其他晶体管。包含像素感测器(及影像感测器装置的其他像素感测器)的一或多个晶体管在电路晶粒上减少在感测器晶粒上的像素感测器内的晶体管所占据的面积。此可增加像素感测器内的光子收集的面积。加像素感测器内的光子收集的面积。加像素感测器内的光子收集的面积。


技术研发人员：谢丰键 郑允玮 胡维礼 李国政 吴振铭
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.04.25
技术公布日：2023/8/13