一种基于BCD工艺的ESD保护电路的制作方法

一种基于bcd工艺的esd保护电路
技术领域
1.本发明属于集成电路领域，尤其涉及一种基于bcd（bipolar，cmos，dmos）工艺下的esd（electro-static discharge）保护电路及其版图。


背景技术：

2.esd现象即静电释放现象，当两个物体相互接触、摩擦时静态电荷就会转移从而产生esd现象。对于半导体器件来说，esd现象是一种非常严重的问题，当器件内发生esd时可能会导致半导体器件的损坏。因此，需要设计一种esd保护电路防止器件出现esd现象。通常esd保护电路与工作电路并联，发生esd现象时，esd保护电路开始工作，由esd产生的静电电流将会通过esd保护电路释放到地，从而起到对电路的保护作用。
3.集成电路中通常由一个或多个器件组成esd保护电路，其中mos（metal-oxide-semiconductor，金属氧化物半导体）器件是ic（integrated circuit）行业里使用最多的esd防护结构，目前使用较多的是一种利用mos结构中的寄生三极管进行放电，如栅极接地的ggnmos（gate ground n-channel mos），如图1所示，以及栅极接高电位的gdpmos（gate to vdd p-channel mos），如图3所示。gdpmos与ggnmos工作原理类似，参考图2，都是当电源线vdd受到静电脉冲导致瞬时电位拉高时，使得mos管源极、漏极与衬底之间产生的寄生三极管产生漏电流，使电源线与地线之间导通，从而电源线的电位会被迅速拉低，实现对电源线的钳位,其esd放电曲线如图7所示。
4.但是上述两种电路存在以下缺点：通常仅由一个mos管构成的esd电路使用的为高压mos管，对于正常工作电压较低的待保护电路无法使用，其次，使用高压mos管会导致esd保护电路功耗高，此外，仅仅依靠单个的mos管对电源线的钳位能力会不够，通常会使用多个mos结构，而多个mos器件往往会带来电路版图较大的问题，因此还需对单个mos器件的版图参数进行改善，以减小电路版图所使用的面积。


技术实现要素：

5.本发明提供了一种bcd工艺下的esd防护电路及版图，能提供较强的放电能力，又能承受40v的高工作电压。
6.本发明提供了一种电源钳位电路，该电路包括：第一pmos管，所述第一pmos栅极与源极和电源线相连，衬底与源极相连；第二pmos管，所述第二pmos管源极与第一pmos管漏极相连，栅极与源极相连，衬底与源极相连；第三pmos管，所述第三pmos管源极与第二pmos管漏极相连，栅极与源极相连，衬底与源极相连；第四pmos管，所述第四pmos管源极与第三pmos管漏极相连，栅极与源极相连，衬底与源极相连；第一nmos管，所述第一nmos管漏极与第四pmos管漏极相连，栅极与源极和地线相
连，衬底与地线相连。
7.可选地，所述第一pmos、第二pmos、第三pmos和第四pmos规格相同。
8.可选地，所述pmos管击穿电压约为10伏特到12伏特。
9.可选地，所述nmos管击穿电压约为9伏特到16伏特。
10.可选地，所述电源钳位电路中的mos管均为增强型mosfet。
11.可选地，所述电源钳位电路所使用的器件均可基于0.18um~1um bcd工艺。
12.本发明所提供的电源钳位电路与现有的技术相比，使用低压器件控制高压电路，具有较低的触发电压，能够承受40v以上的高工作电压，能承受较大的能量脉冲，功耗较小，所有器件均在bcd工艺下实现，对于单个mos器件的版图改善了其沟道长度、单根沟道宽度以及叉指个数，大大减小了电路所使用的面积。
附图说明
13.图1为单个nmos构成的传统ggnmos电路；图2为ggnmos的剖面图以及等效电路工作原理图；图3为单个pmos构成的传统gdpmos电路；图4为gdpmos的剖面图以及等效电路工作原理图；图5为本发明实例所述的一种电源钳位电路；图6为本发明实例所述的电源钳位电路的剖面图；图7为单个ggnmos的esd放电曲线；图8为本发明实例所述的电源钳位电路的esd放电曲线；主要元件符号说明vdd
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电源电压gnd
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地source
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源极gate
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栅极drain
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漏极p-sub
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p衬底r
sub ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底电阻pmos1
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第一pmos管pmos2
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第二pmos管pmos3
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第三pmos管pmos4
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第四pmos管nmos1
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第一nmos管
具体实施方式
14.下面就结合本发明实例的附图，清楚完整地描述本发明实例的技术方案。
15.图1与图3所示为传统的esd保护电路，分别为ggnmos和gdpmos电路，都包括一个mos器件。
16.图2所示为ggnmos的剖面图以及等效电路工作原理图，在正常工作时，ggnmos无法
形成沟道导通，但源极、漏极以及衬底形成了一个寄生npn三极管，漏极作为集电极，源极作为发射极，衬底作为基极，基区宽度即沟道长度，正常工作时，ggnmos关闭，寄生npn管不会导通，而当esd发生时，漏极电位过高，触发寄生npn三极管产生漏电流，使得ggnmos导通，vdd电位被迅速拉低直至npn三极管关闭，从而实现对电源的钳位。gdpmos与ggnmos原理类似。
17.但是通常仅由一个mos管构成的esd电路使用的为高压mos管，对于正常工作电压较低的待保护电路无法使用；其次，使用高压mos管会导致esd保护电路功耗高；此外，仅仅依靠单个的mos管对电源线的钳位能力会不够，通常会使用多个mos结构。
18.本发明提供了一种电源钳位电路图，用于高压esd防护，同时电路功耗较小，如图4所示。该电路包括：第一pmos管pmos1、第二pmos管pmos2 、第三pmos管pmos3、第四pmos管pmos4和第一nmos管nmos1；其中，pmos1的栅极与源极和电源线vdd相连，pmos1的漏极与pmos2的源极和栅极相连，pmos2的漏极与pmos3的源极和栅极相连，pmos3的漏极与pmos4的源极和栅极相连，pmos4的漏极与nmos1的漏极相连，nmos1的栅极与源极和地线gnd相连。
19.在本技术实例中，pmos1的衬底与pmos1的源极相连，pmos2的衬底与pmos2的源极相连，pmos3的衬底与pmos3的源极相连，pmos4的衬底与pmos4的源极相连，nmos1的衬底与地线相连。
20.在本技术实例中，所述mos管均为增强型mos管；为了简化电路结构，选取器件时，所述第一pmos管、第二pmos管、第三pmos管和第四pmos管规格相同；所述pmos管击穿电压为10v，nmos管击穿电压为9v。
21.在本技术实例中，上述电路为0.35um bcd工艺下生产制造。
22.图4所示电路中，pmos1、pmos2、pmos3以及pmos4构成一个gdpmos泄放单元，nmos1构成一个ggnmos泄放单元。两个泄放单元采用堆叠结构，一方面可以提高电路的esd能力，另一方面又提高了esd保护电路的抗噪声能力，从而避免噪声对esd保护电路的误动作。
23.当vdd接40v工作电压时，pmos1、pmos2、pmos3、pmos4以及nmos1的pn结均处于反偏，pmos1、pmos2、pmos3、pmos4的击穿电压均为10v，nmos1的击穿电压为9v，由pmos1、pmos2、pmos3、pmos4和nmos1串联而成的esd保护电路击穿电压则约为49v，其esd放电曲线如图8所示。因此，在vdd接40v工作电压，使得待保护电路正常工作的同时，esd保护电路未达到击穿电压从而不会导致损坏。
24.当vdd瞬时电压达到52v的情况下，esd保护电路触发，pmos1、pmos2、pmos3、pmos4以及nmos1会将流向待保护电路的电流分流至esd保护电路，将待保护电路的电压限制在esd保护电路两端的电压，即钳位电压，当瞬间电流流过后，mos管又将重新回到高阻态，起到esd保护作用。由于该bcd工艺下制造的待保护电路中的40v mos器件击穿电压约为52v，若无esd保护电路，当vdd瞬时电压达52v时，待保护电路将在超过正常工作电压的条件下工作，导致电路性能受到影响，甚至器件击穿使得电路失效。
25.本发明使用的均为低压mos器件，相对于一般的高压mos器件，在esd电流相同的情况下，低压mos器件有较小的功耗。
26.由于本发明所使用的mos管较多，会导致版图面积偏大，因此，本发明还针对单个
mos器件的版图参数改善了其沟道长度、单根沟道宽度以及叉指个数，以减小电路版图使用的面积。
27.对于mos器件的版图参数，沟道长度、单根沟道宽度以及叉指个数对器件的性能以及面积影响较大，mos器件的沟道长度过大会导致寄生三极管电流增益过小，沟道长度太小会容易引起穿通效应；沟道宽度太小会使得器件泄放能力不够，沟道宽度太大会导致中间部分达到二次击穿时边缘部分还未导通；叉指数目太少会使得电流分配不均匀，叉指数目过多则会使器件放电能力与总宽度不成等量线性比。考虑版图参数对器件性能的影响，需要取各版图参数的折衷。
28.考虑到版图参数的影响，本技术实例采用的pmos管沟道长度为0.6um，单根沟道宽度为20um，叉指个数为44；本发明采用的nmos管沟道长度为0.7um，单根沟道宽度为40um，叉指个数为16。电路版图使用的总面积为300um
×
150um。
29.综上所述，本发明提供的esd保护电路与现有的技术相比，具有以下优点：mos器件的击穿电压之和大于正常工作电压，可以保证待保护电路的正常工作；具有较低的触发电压，能够承受40v以上的高工作电压，能承受较大的能量脉冲；由于使用的均为低压mos器件，在相同的esd电流下功耗较小；器件均由bcd工艺实现，并通过改善器件的版图参数改善了单个器件的性能的同时缩小了电路版图所使用的面积。
30.本发明虽以较佳实例公开如上，但并不限定权利要求，任何本领域技术人员在不脱离本发明的范围内，可以做出若干改进和润色，本发明的保护范围应以本发明的权利要求界定的范围为准。

技术特征：
1.一种esd保护电路，其特征在于，包括：第一pmos管、第二pmos管、第三pmos管、第四pmos管和第一nmos管；其中，第一pmos管的栅极与源极和电源线vdd相连，第一pmos管的漏极与第二pmos管的源极和栅极相连，第二pmos管的漏极与第三pmos管的源极和栅极相连，第三pmos管的漏极与第四pmos的源极和栅极相连，第四pmos的漏极与第一nmos管的漏极相连，第一nmos管的栅极与源极和地线gnd相连。2.如权利要求1所述的电路，其特征在于，包括：第一pmos管的衬底与第一pmos管的源极相连，第二pmos管的衬底与第二pmos管的源极相连，第三pmos管的衬底与第三pmos管的源极相连，第四pmos管的衬底与第四pmos管的源极相连，第一nmos管的衬底与地线相连。3.如权利要求1所述的电路，其特征在于，第一pmos管、第二pmos管、第三pmos管、第四pmos管规格相同。4.如权利要求1所述的电路，其特征在于，所述nmos管击穿电压约为9v~16v，所述pmos管击穿电压为10v~12v。5.如权利要求1-4所述的电路，其特征在于，所述mos器件均可在0.18um~1um bcd工艺下制造。

技术总结
本发明提供了一种基于BCD工艺的ESD保护电路，其特征在于包括：电源线、地线、四个PMOS管、一个NMOS管；MOS管相互串联，栅极与源极相连；所述NMOS器件击穿电压约为9V~16V，PMOS器件击穿电压约为10V~12V；所述MOS器件均由BCD工艺制造；该电路可用于40V高工作电压下的ESD防护。上述方案的电路可以保持足够的ESD放电能力并可尽量缩小电路的版图面积。能力并可尽量缩小电路的版图面积。能力并可尽量缩小电路的版图面积。


技术研发人员：赵建明 周烨 卢潇 范洋
受保护的技术使用者：周烨
技术研发日：2023.05.11
技术公布日：2023/8/13