非易失性存储器装置的制作方法

非易失性存储器装置
1.相关申请的交叉引用
2.本技术要求在韩国知识产权局于2022年2月10日提交的韩国专利申请no.10-2022-0017738和于2022年7月1日提交的韩国专利申请no.10-2022-0081506的优先权的利益，以上申请的公开内容以引用方式全文并入本文中。
技术领域
3.本公开涉及一种存储器装置，并且更具体地，涉及一种其中存储器单元阵列与外围电路的部分区重叠的三维非易失性存储器装置。


背景技术：

4.相关存储器装置可用于存储数据，并且可被分类为易失性存储器装置和非易失性存储装置。响应于对非易失性存储器装置的高容量和小型化的需求，已经开发了相关的三维存储器装置，其中存储器单元阵列和外围电路竖直地布置。为了增加相关非易失性存储器装置的容量，随着堆叠在衬底上的字线的数量增加，其中布置存储器单元阵列的单元区的面积可减小。然而，尽管单元区的面积减小，其中外围电路布置在存储器单元阵列下方的外围电路区的面积可能未减小。


技术实现要素：

5.本公开提供了一种非易失性存储器装置，其中，随着堆叠的字线的数量增加，构成外围电路的一些电路被单元区掩埋，并且构成外围电路的其它电路不被单元区掩埋。
6.根据本公开的一方面，一种非易失性存储器装置包括第一半导体层和第二半导体层。第一半导体层包括：第一存储器单元阵列、第二存储器单元阵列和第一金属焊盘。第一存储器单元阵列设置在第一半导体层的第一单元区上，并且包括在竖直方向上堆叠的第一多条字线和分别耦接至第一多条字线的第一多个存储器单元。第二存储器单元阵列设置在第一半导体层的第二单元区上，并且包括在竖直方向上堆叠的第二多条字线和分别耦接至第二多条字线的第二多个存储器单元。第二半导体层包括设置在第二半导体层的第一区上并且耦接至第一存储器单元阵列的第一外围电路、设置在第二半导体层的第二区上并且耦接至第二存储器单元阵列的第二外围电路、以及第二金属焊盘。第二半导体层以接合方式通过第一金属焊盘和第二金属焊盘在竖直方向上耦接至第一半导体层。第一区包括在竖直方向上与第一单元区重叠第一外围电路区和在竖直方向上不与第一单元区重叠的第二外围电路区。第二区在竖直方向上与第二单元区重叠。
7.根据本公开的一方面，一种非易失性存储器装置包括第一半导体层和第二半导体层。第一半导体层包括设置在第一半导体层的单元区上的存储器单元阵列和第一金属焊盘。存储器单元阵列包括在竖直方向上堆叠的多条字线和分别耦接至多条字线的多个存储器单元。第二半导体层包括设置在第二半导体层的外围电路区上的外围电路和第二金属焊盘。第二半导体层以接合方式通过第一金属焊盘和第二金属焊盘在竖直方向上耦接至第一
半导体层。外围电路区包括在竖直方向上与单元区重叠的第一外围电路区和在竖直方向上不与单元区重叠的第二外围电路区。外围电路区的面积大于单元区的面积。外围电路包括通过多条位线连接至多个存储器单元的页缓冲器电路。页缓冲器电路的一部分设置在第一外围电路区上。页缓冲器电路的另一部分设置在第二外围电路区上。
8.根据本公开的一方面，一种非易失性存储器装置包括第一半导体层和第二半导体层。第一半导体层包括其上设置有存储器单元阵列的单元区和第一金属焊盘。存储器单元阵列包括在竖直方向上堆叠的多条字线和分别耦接至多条字线的多个存储器单元。第二半导体层包括其上设置有外围电路的外围电路区和第二金属焊盘。第二半导体层以接合方式通过第一金属焊盘和第二金属焊盘在竖直方向上耦接至第一半导体层。外围电路区包括在竖直方向上与单元区重叠的第一外围电路区和在竖直方向上不与单元区重叠的第二外围电路区。外围电路区的面积大于单元区的面积。外围电路还包括连接至多条字线的行解码器。行解码器的一部分布置在第一外围电路区中。行解码器的另一部分布置在第二外围电路区中。
附图说明
9.本公开的特定实施例的以上和其它方面、特征和优点将从下面结合附图的描述中变得更清楚，在附图中：
10.图1是示出根据实施例的存储器装置的框图；
11.图2是示出根据实施例的存储器块的电路图；
12.图3a和图3b是分别示出根据一些实施例的存储器块的立体图；
13.图4是示意性地示出根据实施例的具有外围上单元(cop)结构的存储器装置的图；
14.图5是根据实施例的具有接合竖直nand(b-vnand)结构的存储器装置的剖视图；
15.图6是示出根据比较例的存储器装置和根据实施例的存储器装置的图；
16.图7a和图7b是分别示出根据一些实施例的存储器装置的图；
17.图8是示出根据实施例的页缓冲器电路的电路图；
18.图9是示出根据实施例的页缓冲器解码器的电路图；
19.图10是示出根据实施例的行解码器和通过晶体管电路的图；
20.图11a至图11d是分别示出根据一些实施例的存储器装置的图；
21.图12a至图12f是分别示出根据一些实施例的存储器装置的图；
22.图13a和图13b是分别示出根据一些实施例的存储器装置的图；
23.图14a和图14b是分别示出根据一些实施例的存储器装置的图；
24.图15a至图15d是分别示出根据一些实施例的存储器装置的图；
25.图16a和图16b是分别示出根据一些实施例的存储器装置的图；
26.图17a至图17d是分别示出根据一些实施例的存储器装置的图；
27.图18a和图18b是分别示出根据一些实施例的存储器装置的图；
28.图19a至图19d是分别示出根据一些实施例的存储器装置的图；
29.图20a和20b是分别示出根据一些实施例的存储器装置的图；
30.图21a至图21d是分别示出根据一些实施例的存储器装置的图；
31.图22a和22b是分别示出根据一些实施例的存储器装置的图；
32.图23a至图23d是分别示出根据一些实施例的存储器装置的图；
33.图24a和24b是分别示出根据一些实施例的存储器装置的图；
34.图25a至图25d是分别示出根据一些实施例的存储器装置的图；
35.图26a和26b是分别示出根据一些实施例的存储器装置的图；以及
36.图27是示出根据实施例的应用了存储器装置的固态驱动(ssd)系统的框图。
具体实施方式
37.提供以下参照附图的描述以帮助全面理解由权利要求及其等同物限定的本公开的实施例。包括各种特定细节以帮助理解，但是这些细节被理解为仅是示例性的。因此，本领域普通技术人员将认识到，可在不脱离本公开的范围和精神的情况下，对本文所述的实施例作出各种改变和修改。另外，为了清楚和简明，省略了对公知的功能和结构的描述。
38.关于对附图的描述，相同的附图标记可用于指代相似或相关元件。将理解，除非相关上下文清楚地另有指示，否则对应于项的名词的单数形式可包括一个或多个物体。如本文所用，诸如“a或b”、“a和b中的至少一个”、“a或b中的至少一个”、“a、b或c”、“a、b和c中的至少一个”和“a、b或c中的至少一个”的短语中的每一个可包括在短语中的对应的一个短语中一起列举的项中的任何一个或所有可能的组合。如本文所用，诸如“第一”和“第二”或“第一个”和“第二个”的术语可用于简单地将对应的组件彼此区分，而不在其它方面(例如，重要性或次序)限制组件。将理解，如果元件(例如，第一元件)被称作(无论是否伴随有术语“操作性地”或“通信性地”)“与另一元件(例如，第二元件)耦接”、“耦接至另一元件”、“与另一元件连接”或“连接至另一元件”，其意味着该元件可直接(例如，有线)与该另一元件耦接、无线地与该另一元件耦接、或经第三元件与该另一元件耦接。
39.将理解，当元件或层被称作“位于”另一元件或层“上方”、“位于”另一元件或层“上”、“位于”另一元件或层“上面”、“位于”另一元件或层“下方”、“位于”另一元件或层“下”、“位于”另一元件或层“下面”、“连接至”另一元件或层、或“耦接至”另一元件或层时，其可直接位于另一元件或层上方、直接位于另一元件或层上、直接位于另一元件或层上面、直接位于另一元件或层下方、直接位于另一元件或层下、直接位于另一元件或层下面、直接连接至另一元件或层、或直接耦接至另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上方”、“直接位于”另一元件或层“上”、“直接位于”另一元件或层“上面”、“直接位于”另一元件或层“下方”、“直接位于”另一元件或层“下”、“直接位于”另一元件或层“下面”、“直接连接至”另一元件或层、或“直接耦接至”另一元件或层时，不存在中间元件或层。
40.图1是示出根据实施例的存储器装置10的框图。
41.参照图1，存储器装置10可包括存储器单元阵列11和外围电路pect，并且外围电路pect可包括页缓冲器电路12、行解码器13、控制逻辑电路14和电压生成器15。在一些实施例中，外围电路pect还可包括数据输入/输出电路、输入/输出接口等(未示出)。可替换地或额外地，外围电路pect还可包括预解码器、温度传感器、命令解码器、地址解码器等。如本文所用，存储器装置10可指“非易失性存储器装置”。
42.存储器单元阵列11可包括多个存储器块blk1至blkz(下文中一般称作“blk”)，其中z是正整数。多个存储器块blk中的每一个可包括多个存储器单元。存储器单元阵列11可
通过位线bl连接至页缓冲器电路12，并且可通过字线wl、串选择线ssl和地选择线gsl连接至行解码器13。例如，存储器单元可为闪速存储器单元。下文中，参照其中存储器单元为nand闪速存储器单元的示例描述实施例。然而，本公开不限于此，并且在一些实施例中，存储器单元可为诸如电阻随机存取存储器(ram)(reram)存储器单元的电阻存储器单元、相变ram(pram)存储器单元或磁ram(mram)存储器单元。
43.在一些实施例中，存储器单元阵列11可包括三维存储器单元阵列，三维存储器单元阵列可包括多个nand串，多个nand串中的每一个可包括分别连接(耦接)至竖直地堆叠在衬底上的字线的存储器单元，如参照图2至图3b详细描述的。美国专利no.7,679,133、no.8,553,466、no.8,654,587、no.8,559,235和no.9,536,970公开了其中在多个水平中配置三维存储器阵列并且字线和/或位线在各水平之间共享的三维存储器阵列的合适配置，它们的公开以引用方式全文并入本文中。然而，本公开不限于此，并且在一些实施例中，存储器单元阵列11可包括二维存储器单元阵列，其可包括按照行方向和列方向布置的多个nand串。
44.页缓冲器电路12可包括多个页缓冲器pb1至pbn(下文中一般称作“pb”)，其中n是正整数。多个页缓冲器pb可分别通过对应的位线连接(耦接)至存储器单元阵列11的存储器单元。页缓冲器电路12可在控制逻辑电路14的控制下选择位线bl中的至少一条。例如，页缓冲器电路12可响应于从控制逻辑电路14接收的列地址y_addr选择位线bl中的一些。
45.多个页缓冲器pb中的每一个可作为写驱动器或读出放大器操作。例如，在编程操作中，多个页缓冲器pb中的每一个可通过将与待编程的数据data相对应的电压施加至位线来将数据data存储在存储器单元中。例如，在编程验证操作或读操作中，多个页缓冲器pb中的每一个可通过经位线感测电流或电压来检测编程的数据data。
46.基于命令cmd、地址addr和控制信号ctrl，控制逻辑电路14可输出用于将数据编程至存储器单元阵列11、从存储器单元阵列11读数据、或者擦除存储在存储器单元阵列11中的数据的各种控制信号，例如，电压控制信号ctrl_vol、行地址x_addr和列地址y_addr。因此，控制逻辑电路14可大体上控制存储器装置10的各种操作。例如，控制逻辑电路14可从存储器控制器(未示出)接收命令cmd、地址addr和控制信号ctrl。
47.电压生成器15可生成各种类型的电压，以基于电压控制信号ctrl_vol对存储器单元阵列11执行编程操作、读操作和擦除操作。例如，电压生成器15可生成字线电压vwl，诸如(但不限于)编程电压、读电压、通过电压、擦除验证电压或编程验证电压。可替换地或额外地，电压生成器15还可基于电压控制信号ctrl_vol生成串选择线电压vssl和地选择线电压vgsl。
48.响应于从控制逻辑电路14接收的行地址x_addr，行解码器13可选择多个存储器块blk之一、选择所选择的存储器块的字线wl之一、并且选择多个串选择线ssl之一。例如，在编程操作中，行解码器13可将编程电压和编程验证电压施加至选择的字线。对于另一示例，在读操作中，行解码器13可将读电压施加至选择的字线。
49.根据一些实施例，存储器单元阵列11可布置(设置)在第一半导体层(例如，图4中的l1或图5中的cell1和cell2)中，外围电路pect可布置(设置)在第二半导体层(例如，图4中的l2或图5中的peri)中，并且外围电路pect的部分区可被存储器单元阵列11掩埋，并且外围电路pect的其余区可不被存储器单元阵列11掩埋。也就是说，外围电路pect的部分区可在竖直方向上与存储器单元阵列11重叠，并且外围电路pect的其余区可不与存储器单元
阵列11竖直地重叠。
50.图2是示出根据实施例的存储器块blk的电路图。
51.参照图2，存储器块blk可对应于图1的多个存储器块blk之一。存储器块blk可包括nand串ns11至ns33，并且每个nand串(例如，ns11)可包括串联连接的串选择晶体管sst、多个存储器单元mc和地选择晶体管gst。每个nand串中包括的串选择晶体管sst和地选择晶体管gst以及存储器单元mc可在竖直方向上在衬底上形成堆叠结构。
52.位线bl1至bl3(下文中，还被称作第一位线bl1至第三位线bl3)可在第一方向或第一水平方向上延伸，并且字线wl1至wl8可在第二方向或第二水平方向上延伸。如本文所用，第一水平方向指第一方向，并且第二水平方向指第二方向。nand串ns11、ns21和ns31可在第一位线bl1与公共源极线csl之间，nand串ns 12、ns22和ns32可在第二位线bl2与公共源极线csl之间，并且nand串ns13、ns23和ns33可在第三位线bl3与公共源极线csl之间。
53.串选择晶体管sst可分别连接至对应的串选择线ssl1至ssl3。存储器单元mc可分别连接至对应的字线wl1至wl8。地选择晶体管gst可分别连接至对应的地选择线gsl1至gsl3。串选择晶体管sst可连接至对应的位线，并且地选择晶体管gst可连接至公共源极线csl。在一些实施例中，nand串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可根据实施例而变化。
54.图3a是示出根据实施例的存储器块blka的立体图。
55.参照图3a，存储器块blka可对应于图1的多个存储器块blk之一。存储器块blka相对于衬底sub在竖直方向vd上形成。衬底sub可具有第一导电类型(例如，p型)并且可在第二方向或第二水平方向hd2上延伸。在一些实施例中，掺杂有第二导电类型(例如，n型)的杂质的公共源极线csl可设置在衬底sub上。在其它实施例中，公共源极线csl可实施为导电层，诸如金属层。在第二水平方向hd2上延伸的多个绝缘膜il在衬底sub的区中在竖直方向vd上顺序地设置，多个绝缘膜il在竖直方向vd上彼此间隔开一定距离。例如，多个绝缘膜il可包括绝缘材料，诸如(但不限于)氧化硅。
56.多个柱p设置在衬底sub的区中，以在第一方向或第一水平方向hd1上顺序地布置，并且在竖直方向vd上穿透多个绝缘膜il。例如，多个柱p可穿透多个绝缘膜il并且与衬底sub接触。例如，每个柱p的表面层s可包括第一型硅材料，并且可用作沟道区。因此，在一些实施例中，柱p可被称作沟道结构或竖直沟道结构。每个柱p的内层i可包括诸如氧化硅的绝缘材料或空气间隙等。
57.在两个相邻的公共源极线csl之间的区中，沿着绝缘膜il、柱p和衬底sub的暴露的表面设置电荷存储层cs。电荷存储层cs可包括栅极绝缘层(还被称作“隧穿绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层cs可具有氧化物-氮化物-氧化物(ono)结构。可替换地或额外地，在两个相邻的公共源极线csl之间的区中，包括选择线gsl和ssl以及字线wl1至wl8的栅电极ge设置在电荷存储层cs的暴露的表面上。漏极接触件或漏极dr分别设置在多个柱p上。例如，漏极dr可包括掺杂有第二导电类型的杂质的硅材料。在第一水平方向hd1上延伸并且在第二水平方向hd2上彼此间隔开一定距离的位线bl1至bl3设置在漏极dr上。
58.图3b是示出根据实施例的存储器块blkb的立体图。
59.参照图3b，存储器块blkb可对应于图1的多个存储器块blk之一。可替换地或额外
地，存储器块blkb对应于图3a的存储器块blka的修改形式(modification)，并且上面参照图3a提供的描述也可应用于图3b的存储器块blkb。存储器块blkb可在垂直于衬底sub的方向上形成。存储器块blkb可包括在竖直方向vd上堆叠的第一存储器堆叠件st1和第二存储器堆叠件st2。
60.图4是示意性地示出根据实施例的具有外围上单元(cop)结构的存储器装置40的图。
61.参照图1和图4，存储器装置40可包括第一半导体层l1和第二半导体层l2，第一半导体层l1可相对于第二半导体层l2在竖直方向vd上堆叠。例如，第二半导体层l2可在竖直方向vd上布置在第一半导体层l1下方，并且因此，可布置为靠近衬底。
62.在一些实施例中，存储器单元阵列11可形成在第一半导体层l1中，并且外围电路pect可形成在第二半导体层l2中。因此，存储器装置40可具有其中存储器单元阵列11布置在外围电路pect的顶部上的结构(例如，cop结构)。cop结构可有效地减小水平面积并且提高存储器装置40的集成度。
63.在一些实施例中，第二半导体层l2可包括衬底，可通过在衬底上形成晶体管和用于晶体管的布线的金属图案来在第二半导体层l2中形成外围电路pect。在外围电路pect形成在第二半导体层l2中之后，可形成包括存储器单元阵列11的第一半导体层l1，并且可形成用于将存储器单元阵列11的字线wl和位线bl电连接至形成在第二半导体层l2中的外围电路pect的金属图案。例如，位线bl可在第一水平方向hd1上延伸，并且字线wl可在第二水平方向hd2上延伸。例如，图3a的存储器块blka或图3b的存储器块blkb可形成在第一半导体层l1中。
64.随着半导体工艺的发展，随着布置(设置)在第一半导体层l1的存储器单元阵列11中的存储器单元的数量增加(例如，随着堆叠的字线wl的数量增加)，存储器单元阵列11的面积(例如，单元区的面积)减小。例如，可将单元区定义为其中布置有多个nand串(例如，图2的ns11至ns33)或多个柱(例如，图3a和图3b的p)的区。对于另一示例，单元区可被定义为其中布置有多条字线(例如，图2、图3a和图3b的wl1至wl8)的区。对于另一示例，单元区可被定义为其中布置有多条位线(例如，图2、图3a和图3b的bl1、bl2、bl3)的区。然而，单元区不限于此，并且可被定义为包括存储器单元阵列11的区。
65.可替换地或额外地，其中布置有第二半导体层l2的外围电路pect的外围电路区的面积可不减小单元区的面积减小的那么多。因此，在一些实施例中，第二半导体层l2的外围电路区的第一外围电路区在竖直方向vd上与存储器单元阵列11重叠，并且第二半导体层l2的外围电路区的第二外围电路区在竖直方向vd上可不与存储器单元阵列11重叠。
66.图5是示出根据一些实施例的存储器装置50的图。
67.参照图5，存储器装置50可具有芯片到芯片(c2c)结构。可分别制造包括单元区的至少一个上芯片和包括外围电路区peri的下芯片，然后，至少一个上芯片和下芯片可通过接合方法彼此连接，以实现c2c结构。例如，接合方法可指将形成在上芯片的最上面的金属层中的接合金属图案电连接和/或物理连接至形成在下芯片的最上面的金属层中的接合金属图案的方法。例如，在接合金属图案由铜(cu)形成的情况下，接合方法可为cu-cu接合方法。可替换地或额外地，接合金属图案可由铝(al)或钨(w)形成。
68.存储器装置50可包括具有单元区的至少一个上芯片。例如，如图5所示，存储器装
置50可包括两个上芯片。然而，上芯片的数量不限于此。在存储器装置50包括两个上芯片的情况下，可分别制造包括第一单元区cell1的第一上芯片、包括第二单元区cell2的第二上芯片和包括外围电路区peri的下芯片，然后，第一上芯片、第二上芯片和下芯片可通过接合方法彼此连接以制造存储器装置50。第一上芯片可翻转，然后可通过接合方法连接至下芯片，第二上芯片也可翻转，然后可通过接合方法连接至第一上芯片。下文中，将基于第一上芯片和第二上芯片中的每一个翻转之前来定义第一上芯片和第二上芯片中的每一个的上部和下部。也就是说，在图5中，下芯片的上部可指基于+z轴方向定义的上部，并且第一上芯片和第二上芯片中的每一个的上部可指基于-z轴方向定义的上部。然而，实施例不限于此。在一些实施例中，第一上芯片和第二上芯片之一可翻转然后可通过接合方法连接至对应的芯片。
69.存储器装置50的外围电路区peri和第一单元区cell1和第二单元区cell2中的每一个可包括外部焊盘接合区pa、字线接合区wlba和位线接合区blba。
70.外围电路区peri可包括第一衬底210和形成在第一衬底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可设置在多个电路元件220a、220b和220c上，并且电连接(耦接)至多个电路元件220a、220b和220c的多条金属线可设置在层间绝缘层215中。例如，多条金属线可包括连接至多个电路元件220a、220b和220c的第一金属线230a、230b和230c以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可由具有相对高的电阻率的钨形成，第二金属线240a、240b和240c可由具有相对低的电阻率的铜形成。
71.在本实施例中示出和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，实施例不限于此。在一些实施例中，至少一条或多条额外的金属线还可形成在第二金属线240a、240b和240c上。在这种情况下，第二金属线240a、240b和240c可由铝形成，形成在第二金属线240a、240b和240c上的额外的金属线中的至少一些可由电阻率低于第二金属线240a、240b和240c的铝的电阻率的铜形成。
72.层间绝缘层215可布置在第一衬底210上，并且可包括诸如(但不限于)氧化硅和/或氮化硅的绝缘材料。
73.第一单元区cell1和第二单元区cell2中的每一个可包括至少一个存储器块。第一单元区cell1可包括第二衬底310和公共源极线320。多条字线330(例如，331至338)可在垂直于第二衬底310的顶表面的方向(例如，z轴方向)上堆叠在第二衬底310上。串选择线和地选择线可布置在字线330的上方和下方，多条字线330可布置在串选择线与地选择线之间。类似地，第二单元区cell2可包括第三衬底410和公共源极线420，并且多条字线430(431至438)可在垂直于第三衬底410的顶表面的方向(例如，z轴方向)上堆叠在第三衬底410上。第二衬底310和第三衬底410中的每一个可由各种材料中的至少一种形成，并且可为例如硅衬底、硅锗衬底、锗衬底或者具有在单晶硅衬底上生长的单晶外延层的衬底。多个沟道结构ch可形成在第一单元区cell1和第二单元区cell2中的每一个中。
74.在一些实施例中，如区a1中所示，沟道结构ch可设置在位线接合区blba中，并且可在垂直于第二衬底310的顶表面的方向上延伸，以穿透字线330、串选择线和地选择线。沟道结构ch可包括数据存储层、沟道层和填充绝缘层。沟道层可在位线接合区blba中电连接至
第一金属线350c和第二金属线360c。例如，第二金属线360c可为位线并且可通过第一金属线350c连接至沟道结构ch。位线360c可在平行于第二衬底310的顶表面的第一方向(例如，y轴方向)上延伸。
75.在一些实施例中，如区a2中所示，沟道结构ch可包括彼此连接的下沟道lch和上沟道uch。例如，可通过形成下沟道lch的工艺和形成上沟道uch的工艺形成沟道结构ch。下沟道lch可在垂直于第二衬底310的顶表面的方向上延伸，以穿透公共源极线320和下字线331和332。下沟道lch可包括数据存储层、沟道层和填充绝缘层，并且可连接至上沟道uch。上沟道uch可穿透上字线333至338。上沟道uch可包括数据存储层、沟道层和填充绝缘层，并且上沟道uch的沟道层可电连接至第一金属线350c和第二金属线360c。随着沟道的长度增大，由于制造工艺的特性，可能难以形成具有基本均匀的宽度的沟道。根据本实施例的存储器装置50可包括由于通过顺序地执行的工艺形成的下沟道lch和上沟道uch而具有改进的宽度均匀性的沟道。
76.在沟道结构ch如区a2中所示包括下沟道lch和上沟道uch的情况下，位于靠近下沟道lch与上沟道uch之间的边界的字线可为虚设字线。例如，邻近于下沟道lch与上沟道uch之间的边界的字线332和333可为虚设字线。在这种情况下，数据可不存储在连接至虚设字线的存储器单元中。可替换地或额外地，与连接至虚设字线的存储器单元相对应的页的数量可小于与连接至一般字线的存储器单元相对应的页的数量。施加至虚设字线的电压的电平可与施加至一般字线的电压的电平不同，这样，可降低下沟道lch与上沟道uch之间的不均匀的沟道宽度对存储器装置的操作的影响。
77.在一些实施例中，在区a2中，由下沟道lch穿透的下字线331和332的数量小于由上沟道uch穿透的上字线333至338的数量。然而，实施例不限于此。在一些实施例中，由下沟道lch穿透的下字线的数量可等于或大于由上沟道uch穿透的上字线的数量。可替换地或额外地，布置在第二单元区cell2中的沟道结构ch的结构特征和连接关系可与布置在第一单元区cell1中的沟道结构ch的结构特征和连接关系基本相同。
78.在位线接合区blba中，第一穿通电极thv1可设置在第一单元区cell1中，第二穿通电极thv2可设置在第二单元区cell2中。如图5所示，第一穿通电极thv1可穿透公共源极线320和多条字线330。在一些实施例中，第一穿通电极thv1还可穿透第二衬底310。第一穿通电极thv1可包括导电材料。可替换地或额外地，第一穿通电极thv1可包括被绝缘材料围绕的导电材料。第二穿通电极thv2可具有与第一穿通电极thv1相同的形状和结构。
79.在一些实施例中，第一穿通电极thv1和第二穿通电极thv2可通过第一穿通金属图案372d和第二穿通金属图案472d彼此电连接。第一穿通金属图案372d可形成在包括第一单元区cell1的第一上芯片的底端，并且第二穿通金属图案472d可形成在包括第二单元区cell2的第二上芯片的顶端。第一穿通电极thv1可电连接至第一金属线350c和第二金属线360c。下穿通件371d可形成在第一穿通电极thv1和第一穿通金属图案372d之间，上穿通件471d可形成在第二穿通电极thv2和第二穿通金属图案472d之间。第一穿通金属图案372d和第二穿通金属图案472d可通过接合方法彼此连接。
80.可替换地或额外地，在位线接合区blba中，上金属图案252可形成在外围电路区peri的最上面的金属层中，并且具有与上金属图案252的相同形状的上金属图案392可形成在第一单元区cell1的最上面的金属层中。第一单元区cell1的上金属图案392和外围电路
区peri的上金属图案252可通过接合方法彼此电连接。在位线接合区blba中，位线360c可电连接至外围电路区peri中包括的页缓冲器。例如，外围电路区peri的电路元件220c中的一些可构成页缓冲器，并且位线360c可通过第一单元区cell1的上接合金属图案370c和外围电路区peri的上接合金属图案270c电连接至构成页缓冲器的电路元件220c。
81.继续参照图5，在字线接合区wlba中，第一单元区cell1的字线330可在平行于第二衬底310的顶表面的第二方向(例如，x轴方向)上延伸并且可连接至多个单元接触插塞340(例如，341至347)。第一金属线350b和第二金属线360b可顺序地连接至与字线330连接的单元接触插塞340上。在字线接合区wlba中，单元接触插塞340可通过第一单元区cell1的上接合金属图案370b和外围电路区peri的上接合金属图案270b连接至外围电路区peri。
82.单元接触插塞340可电连接至外围电路区peri中包括的行解码器。例如，外围电路区peri的电路元件220b中的一些可构成行解码器，并且单元接触插塞340可通过第一单元区cell1的上接合金属图案370b和外围电路区peri的上接合金属图案270b电连接至构成行解码器的电路元件220b。在一些实施例中，构成行解码器的电路元件220b的操作电压可与构成页缓冲器的电路元件220c的操作电压不同。例如，构成页缓冲器的电路元件220c的操作电压可大于构成行解码器的电路元件220b的操作电压。
83.类似地，在字线接合区wlba中，第二单元区cell2的字线430可在平行于第三衬底410的顶表面的第二方向(例如，x轴方向)上延伸，并且可连接至多个单元接触插塞440(例如，441至447)。单元接触插塞440可通过第二单元区cell2的上金属图案以及第一单元区cell1的下金属图案和上金属图案和单元接触插塞348连接至外围电路区peri。
84.在字线接合区wlba中，上接合金属图案370b可形成在第一单元区cell1中，并且上接合金属图案270b可形成在外围电路区peri中。第一单元区cell1的上接合金属图案370b和外围电路区peri的上接合金属图案270b可通过接合方法彼此电连接。上接合金属图案370b和上接合金属图案270b可由铝、铜或钨形成。
85.在外部焊盘接合区pa中，下金属图案371e可形成在第一单元区cell1的下部中，并且上金属图案472a可形成在第二单元区cell2的上部中。第一单元区cell1的下金属图案371e和第二单元区cell2的上金属图案472a可通过接合方法在外部焊盘接合区pa中彼此连接。类似地，上金属图案372a可形成在第一单元区cell1的上部中，并且上金属图案272a可形成在外围电路区peri的上部中。第一单元区cell1的上金属图案372a和外围电路区peri的上金属图案272a可通过接合方法彼此连接。
86.公共源极线接触插塞380和480可设置在外部焊盘接合区pa中。公共源极线接触插塞380和480可由诸如金属、金属化合物和/或掺杂的多晶硅的导电材料形成。第一单元区cell1的公共源极线接触插塞380可电连接至公共源极线320，第二单元区cell2的公共源极线接触插塞480可电连接至公共源极线420。第一金属线350a和第二金属线360a可顺序地堆叠在第一单元区cell1的公共源极线接触插塞380上，第一金属线450a和第二金属线460a可顺序地堆叠在第二单元区cell2的公共源极线接触插塞480上。
87.输入/输出焊盘205、405和406可布置在外部焊盘接合区pa中。参照图5，下绝缘层201可覆盖第一衬底210的底表面，第一输入/输出焊盘205可形成在下绝缘层201上。第一输入/输出焊盘205可通过第一输入/输出接触插塞203连接至设置在外围电路区peri中的多个电路元件220a中的至少一个，并且可通过下绝缘层201与第一衬底210分离。可替换地或
额外地，侧绝缘层可布置在第一输入/输出接触插塞203和第一衬底210之间，以将第一输入/输出接触插塞203与第一衬底210电隔离。
88.覆盖第三衬底410的顶表面的上绝缘层401可形成在第三衬底410上。第二输入/输出焊盘405和/或第三输入/输出焊盘406可布置在上绝缘层401上。第二输入/输出焊盘405可通过第二输入/输出接触插塞403和303连接至布置在外围电路区peri中的多个电路元件220a中的至少一个，并且第三输入/输出焊盘406可通过第三输入/输出接触插塞404和304连接至布置在外围电路区peri中的多个电路元件220a中的至少一个。
89.在一些实施例中，第三衬底410可不布置在其中布置有输入/输出接触插塞的区中。例如，如区b中所示，第三输入/输出接触插塞404可在平行于第三衬底410的顶表面的方向上与第三衬底410分离，并且可穿透第二单元区cell2的层间绝缘层415，以连接至第三输入/输出焊盘406。在这种情况下，可通过各种工艺中的至少一种来形成第三输入/输出接触插塞404。
90.在一些实施例中，如区b1中所示，第三输入/输出接触插塞404可在第三方向(例如，z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可变得朝着上绝缘层401逐渐增大。也就是说，区a1中描述的沟道结构ch的直径可变得朝着上绝缘层401逐渐减小，但是第三输入/输出接触插塞404的直径可变得朝着上绝缘层401逐渐增大。例如，可在通过接合方法将第二单元区cell2和第一单元区cell1彼此接合之后形成第三输入/输出接触插塞404。
91.在一些实施例中，如区b2所示，第三输入/输出接触插塞404可在第三方向(例如，z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可变得朝着上绝缘层401逐渐减小。也就是说，像沟道结构ch那样，第三输入/输出接触插塞404的直径可变得朝着上绝缘层401逐渐减小。例如，可在将第二单元区cell2和第一单元区cell1彼此接合之前，与单元接触插塞440一起形成第三输入/输出接触插塞404。
92.在一些实施例中，输入/输出接触插塞可与第三衬底410重叠。例如，如区c中所示，第二输入/输出接触插塞403可在第三方向(例如，z轴方向)上穿透第二单元区cell2的层间绝缘层415并且可通过第三衬底410电连接至第二输入/输出焊盘405。在这种情况下，第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构可通过各种方法实现。
93.在一些实施例中，如区c1中所示，开口408可形成为穿透第三衬底410，第二输入/输出接触插塞403可通过形成在第三衬底410中的开口408直接连接至第二输入/输出焊盘405。在这种情况下，如区c1中所示，第二输入/输出接触插塞403的直径可变得朝着第二输入/输出焊盘405逐渐增大。然而，实施例不限于此，并且在一些实施例中，第二输入/输出接触插塞403的直径可变得朝着第二输入/输出焊盘405逐渐减小。
94.在一些实施例中，如区c2中所示，可形成穿透第三衬底410的开口408，并且接触件407可形成在开口408中。接触件407的一端可连接至第二输入/输出焊盘405，并且接触件407的另一端可连接至第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可通过开口408中的接触件407电连接至第二输入/输出焊盘405。在这种情况下，如区c2中所示，接触件407的直径可变得朝着第二输入/输出焊盘405逐渐增大，并且第二输入/输出接触插塞403的直径可变得朝着第二输入/输出焊盘405逐渐减小。例如，可在第二单元区cell2和第一单元区cell1彼此接合之前与单元接触插塞440一起形成第二输入/输出接触插塞403，
并且可在第二单元区cell2和第一单元区cell1彼此接合之后形成接触件407。
95.在一些实施例中，如区c3中所示，与区c2的实施例相比，还可在第三衬底410的开口408的底端上形成阻挡件409。阻挡件409可为与公共源极线420形成在同一层中的金属线。可替换地或额外地，阻挡件409可为与字线430中的至少一条形成在同一层中的金属线。第二输入/输出接触插塞403可通过接触件407和阻挡件409电连接至第二输入/输出焊盘405。
96.与第二单元区cell2的第二输入/输出接触插塞403和第三输入/输出接触插塞404一样，第一单元区cell1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一个的直径可变得朝着下金属图案371e逐渐减小或者可变得朝着下金属图案371e逐渐增大。
97.在一些实施例中，可在第三衬底410中形成狭缝411。例如，狭缝411可形成在外部焊盘接合区pa的特定位置。例如，如区“d”中所示，当在平面图中看时，狭缝411可位于第二输入/输出焊盘405与单元接触插塞440之间。可替换地或额外地，当在平面图中看时，第二输入/输出焊盘405可位于狭缝411与单元接触插塞440之间。
98.在一些实施例中，如区d1中所示，狭缝411可形成为穿透第三衬底410。例如，当形成开口408时，狭缝411可用于防止第三衬底410轻微开裂。然而，实施例不限于此，并且在一些实施例中，狭缝411可形成为具有在第三衬底410的厚度的约60％至约70％的范围内的深度。
99.在一些实施例中，如区d2中所示，可在狭缝411中形成导电材料412。例如，导电材料412可用于将在驱动外部焊盘接合区pa中的电路元件时发生的泄漏电流放电至外部。在这种情况下，导电材料412可连接至外部地线。
100.在一些实施例中，如区d3中所示，绝缘材料413可形成在狭缝411中。例如，绝缘材料413可用于将布置在外部焊盘接合区pa中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区wlba电隔离。由于绝缘材料413形成在狭缝411中，因此可防止通过第二输入/输出焊盘405提供的电压影响布置在字线接合区wlba中的第三衬底410上的金属层。
101.在一些实施例中，可选择性地形成第一输入/输出焊盘至第三输入/输出焊盘205、405和406。例如，存储器装置50可实现为仅包括布置在第一衬底210上的第一输入/输出焊盘205，仅包括布置在第三衬底410上的第二输入/输出焊盘405，或者仅包括布置在上绝缘层401上的第三输入/输出焊盘406。
102.在一些实施例中，第一单元区cell1的第二衬底310或者第二单元区cell2的第三衬底410中的至少一个可用作牺牲衬底，并且可在接合处理之前或之后被完全或部分去除。可在去除衬底之后堆叠额外层。例如，可在外围电路区peri和第一单元区cell1的接合处理之前或之后去除第一单元区cell1的第二衬底310，然后，可形成覆盖公共源极线320的顶表面的绝缘层或者用于连接的导电层。类似地，可在第一单元区cell1和第二单元区cell2的接合处理之前或之后去除第二单元区cell2的第三衬底410，然后，可形成覆盖公共源极线420的顶表面的上绝缘层401或者用于连接的导电层。
103.参照图1和图5，随着半导体工艺的发展，随着第一单元区cell1和第二单元区cell2的存储器单元阵列11中布置的存储器单元的级数增加(例如，随着堆叠的字线wl的数
量增加)，存储器单元阵列11的面积(例如，单元区的面积)减小。例如，单元区可被定义为其中布置有多个nand串(例如，图2的ns 11至ns33)或者多个柱(例如，图3a和图3b的p)的区。对于另一示例，单元区可被定义为其中布置有多条字线(例如，图2、图3a和图3b的wl1至wl8)的区。对于另一示例，单元区可被定义为其中布置有多条位线(例如，图2、图3a和图3b的bl1、bl2、bl3)的区。然而，单元区不限于此，并且可被定义为包括存储器单元阵列11的区。
104.此外，其中布置有外围电路pect的外围电路区peri的面积可不减小单元区的面积减小的那么多。因此，在一些实施例中，外围电路区peri的第一外围电路区在竖直方向vd上与存储器单元阵列11重叠，外围电路区peri的第二外围电路区在竖直方向vd上可不与存储器单元阵列11重叠。
105.图6是示出根据比较例的存储器装置60a和根据实施例的存储器装置60b的图。
106.参照图6，根据比较例的存储器装置60a可包括其中布置有存储器单元阵列mca的第一半导体层61a和其中布置有页缓冲器电路pgbuf1和pgbuf2以及行解码器xdec1和xdec2的第二半导体层62a。当存储器单元阵列mca包括在竖直方向上堆叠的m条字线时，也就是说，当存储器单元阵列mca包括m条字线的堆叠结构时，存储器单元阵列mca可在第一水平方向hd1上具有第一大小s1，其中m是大于1的整数。可替换地或额外地，第二半导体层62a也可在第一水平方向hd1上具有第一大小s1，并且因此，存储器单元阵列mca可在第二半导体层62a上并与第二半导体层62a重叠。在这种情况下，第二半导体层62a上的重叠区63a的面积可对应于存储器单元阵列mca的面积。也就是说，第二半导体层62a上的重叠区63a在第一水平方向hd1上的大小可对应于第一大小s1，其等于存储器单元阵列mca在第一水平方向hd1上的大小。
107.根据一些实施例的存储器装置60b可包括其中布置有存储器单元阵列mca的第一半导体层61b和其中布置有页缓冲器电路pgbuf1和pgbuf2以及行解码器xdec1和xdec2的第二半导体层62b。随着半导体工艺技术的发展，在竖直方向上堆叠的字线的数量可从m增加至n，其中n是大于m的整数。因此，当存储器单元阵列mca包括在竖直方向上堆叠的n条字线时，也就是说，当存储器单元阵列mca包括n条字线的堆叠结构时，存储器单元阵列mca的面积可减小。例如，与比较例相比，存储器单元阵列mca的面积可减小60％。
108.对于另一示例，存储器单元阵列mca可在第一水平方向hd1上具有小于第一大小s1的第二大小s2。第二半导体层62b可在第一水平方向hd1上具有第一大小s1，因此，存储器单元阵列mca可在第二半导体层62b的部分区上并且与第二半导体层62b的该部分区重叠。在这种情况下，第二半导体层62b上的重叠区63b的面积可对应于存储器单元阵列mca的面积。也就是说，第二半导体层62b上的重叠区63b在第一水平方向hd1上的大小可对应于第二大小s2，其等于存储器单元阵列mca在第一水平方向hd1上的大小。
109.第一半导体层61b可对应于图4的第一半导体层l1或图5的单元区cell1或cell2，并且第二半导体层62b可对应于图4的第二半导体层l2或图5的外围电路区peri。如上所述，根据一些实施例，存储器单元阵列mca可在第二半导体层62b的部分区上并且与第二半导体层62b的该部分区重叠，而不是在第二半导体层62b的整个区上并且与第二半导体层62b的整个区重叠。例如，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2的部分区上并且与页缓冲器电路pgbuf1和pgbuf2的该部分区重叠。例如，存储器单元阵列mca可在行解码器
xdec1和xdec2的部分区上并且与行解码器xdec1和xdec2的该部分区重叠。
110.在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2的部分区和行解码器xdec1和xdec2的整个区上并且与页缓冲器电路pgbuf1和pgbuf2的该部分区和行解码器xdec1和xdec2的整个区重叠。也就是说，页缓冲器电路pgbuf1和pgbuf2可被存储器单元阵列mca部分掩埋，并且行解码器xdec1和xdec2可被存储器单元阵列mca完全掩埋。在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2的部分区以及行解码器xdec1和xdec2中的一个的整个区上并且与页缓冲器电路pgbuf1和pgbuf2的该部分区以及行解码器xdec1和xdec2中的该一个的整个区重叠。也就是说，页缓冲器电路pgbuf1和pgbuf2可被存储器单元阵列mca部分掩埋，并且行解码器xdec1和xdec2之一可被存储器单元阵列mca完全掩埋。
111.在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2的整个区和行解码器xdec1和xdec2的部分区上并且与页缓冲器电路pgbuf1和pgbuf2的整个区和行解码器xdec1和xdec2的该部分区重叠。也就是说，页缓冲器电路pgbuf1和pgbuf2可被存储器单元阵列mca完全掩埋，并且行解码器xdec1和xdec2可被存储器单元阵列mca部分掩埋。可替换地或额外地，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2中的一个的整个区和行解码器xdec1和xdec2的部分区上并且与页缓冲器电路pgbuf1和pgbuf2中的该一个的整个区和行解码器xdec1和xdec2的该部分区重叠。也就是说，页缓冲器电路pgbuf1和pgbuf2之一可被存储器单元阵列mca完全掩埋，并且行解码器xdec1和xdec2可被存储器单元阵列mca部分掩埋。
112.图7a和图7b是根据一些实施例的分别示出存储器装置70a和70b的图。存储器装置70a和70b对应于图6的存储器装置60b的修改形式，并且上面参照图6提供的描述也可应用于本实施例。
113.参照图7a，存储器装置70a可包括其中布置有存储器单元阵列mca以及页缓冲器电路pgbuf1和pgbuf2的第一半导体层71a和其中布置有行解码器xdec1和xdec2的第二半导体层72a。存储器单元阵列mca可在第二半导体层72a的部分区上并且与第二半导体层72a的该部分区重叠。在这种情况下，第二半导体层72a上的重叠区73a的大小可对应于存储器单元阵列mca的第二大小s2。在一些实施例中，页缓冲器电路pgbuf1和pgbuf2的一些组件可布置在第一半导体层71a中，并且页缓冲器电路pgbuf1和pgbuf2的其余组件可布置在第二半导体层72a中。例如，高电压单元(例如，图8的hv)和/或页缓冲器(例如，图8的pb)可布置在第一半导体层71a中，并且高速缓存单元(例如，图8的cu)和/或页缓冲器解码器(例如，图9的pbdec)可布置在第二半导体层72a中。在一些实施例中，页缓冲器电路pgbuf1可布置在第一半导体层71a中，页缓冲器电路pgbuf2可布置在第二半导体层72a中。
114.在一些实施例中，存储器单元阵列mca可在行解码器xdec1和xdec2的部分区上并且与行解码器xdec1和xdec2的该部分区重叠，因此，行解码器xdec1和xdec2可被存储器单元阵列mca部分掩埋。在一些实施例中，存储器单元阵列mca可在行解码器xdec1和xdec2中的一个上并且与行解码器xdec1和xdec2中的该一个重叠，因此，行解码器xdec1和xdec2中的该一个可被存储器单元阵列mca完全掩埋，并且行解码器xdec1和xdec2中的另一个可不被存储器单元阵列mca掩埋。在一些实施例中，存储器单元阵列mca可在行解码器xdec1和xdec2中的一个的部分区上并且与行解码器xdec1和xdec2中的该一个的该部分区重叠，因
此，行解码器xdec1和xdec2中的该一个可被存储器单元阵列mca部分掩埋，并且行解码器xdec1和xdec2中的另一个可被存储器单元阵列mca完全掩埋。
115.参照图7b，存储器装置70b可包括其中布置有存储器单元阵列mca以及行解码器xdec1和xdec2的第一半导体层71b和其中布置有页缓冲器电路pgbuf1和pgbuf2的第二半导体层72b。存储器单元阵列mca可在第二半导体层72b的部分区上并且与第二半导体层72b的该部分区重叠。在这种情况下，第二半导体层72b上的重叠区73b的大小可对应于存储器单元阵列mca的第二大小s2。在一些实施例中，行解码器xdec1和xdec2的一些组件可布置在第一半导体层71b中，并且行解码器xdec1和xdec2的其余组件可布置在第二半导体层72b中。例如，通过晶体管电路(例如，图10的101)可布置在第一半导体层71b中，并且行解码器(例如，图10的102)可布置在第二半导体层72b中。在一些实施例中，行解码器xdec1可布置在第一半导体层71a中，并且行解码器xdec2可布置在第二半导体层72a中。
116.在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2的部分区上并且与页缓冲器电路pgbuf1和pgbuf2的该部分区重叠，因此，页缓冲器电路pgbuf1和pgbuf2可被存储器单元阵列mca部分掩埋。在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2中的一个上并且与页缓冲器电路pgbuf1和pgbuf2中的该一个重叠，因此，页缓冲器电路pgbuf1和pgbuf2中的该一个可被存储器单元阵列mca完全掩埋，并且页缓冲器电路pgbuf1和pgbuf2中的另一个可不被存储器单元阵列mca掩埋。在一些实施例中，存储器单元阵列mca可在页缓冲器电路pgbuf1和pgbuf2中的一个的部分区上并且与页缓冲器电路pgbuf1和pgbuf2中的该一个的该部分区重叠，因此，页缓冲器电路pgbuf1和pgbuf2中的该一个可被存储器单元阵列mca部分掩埋，并且页缓冲器电路pgbuf1和pgbuf2中的另一个可被存储器单元阵列mca完全掩埋。
117.图8是示出根据实施例的页缓冲器电路pgbuf的电路图。
118.参照图8，页缓冲器电路pgbuf可对应于图6的页缓冲器电路pgbuf1和pgbuf2之一，并且可对应于图1的多个页缓冲器pb之一。页缓冲器电路pgbuf可包括高电压单元hv、页缓冲器pb和高速缓存单元cu，并且高速缓存单元cu可包括高速缓存锁存器(c-latch)cl。
119.高电压单元hv可包括连接至位线bl并且由位线选择信号blslt驱动的位线选择晶体管tr_hv。位线选择晶体管tr_hv可被实施为“高电压晶体管”，并且可布置在除页缓冲器pb之外的阱区中。根据一些实施例，位线选择晶体管tr_hv可被称作位线选择开关或高电压开关。
120.页缓冲器pb可包括感测锁存器(s-latch)sl、力锁存器(f-latch)fl、高位锁存器(m-latch)ml和低位锁存器(l-latch)ll。根据一些实施例，s-latch sl、f-latch fl、m-latch ml或l-latch ll可被称作“主锁存器”。可替换地或额外地，页缓冲器pb还可包括能够基于位线箝位控制信号控制对位线bl或感测节点so的预充电操作的预充电电路，并且还可包括由位线设置(setup)信号驱动的晶体管。
121.s-latch sl可在读操作或编程验证操作中存储被存储在存储器单元中的数据或感测存储器单元的阈电压的结果。可替换地或额外地，s-latch sl可用于在编程操作中将编程位线电压或者编程禁止电压施加至位线bl。f-latch fl可用于在编程操作中存储力数据并且改进阈电压分布。在将力数据初始设为“1”之后，当存储器单元的阈电压进入电压小于目标区的电压的发力(forcing)区时，力数据可被转换为“0”。m-latch ml、l-latch ll和
c-latch cl可用于在编程操作中存储从外部源输入的数据。在读操作中，c-latch cl可从s-latch sl接收从存储器单元读取的数据，并且可通过数据输入/输出线将数据输出至外部。
122.页缓冲器pb还可包括第一晶体管nm1至第四晶体管nm4。第一晶体管nm1可连接在感测节点so与s-latch sl之间，并且可由地控制信号sognd驱动。第二晶体管nm2可连接在感测节点so与f-latch fl之间，并且可由发力监测信号mon_f驱动。第三晶体管nm3可连接在感测节点so与m-latch ml之间，并且可由高位监测信号mon_m驱动。第四晶体管nm4可连接在感测节点so与l-latch ll之间并且可由低位监测信号mon_l驱动。
123.页缓冲器pb还可包括在位线选择晶体管tr_hv与感测节点so之间串联连接的第五晶体管nm5和第六晶体管nm6。第五晶体管nm5可由位线关断信号blshf驱动，第六晶体管nm6可由位线连接控制信号clblk驱动。可替换地或额外地，页缓冲器pb还可包括预充电晶体管pm。预充电晶体管pm连接至感测节点so，由负载信号load驱动，并且在预充电时段内将感测节点so预充电至预充电电平。
124.高速缓存单元cu可包括c-latch cl和第七晶体管nm7。第七晶体管nm7可连接在感测节点so与c-latch cl之间，并且可由高速缓存监测信号mon_c驱动。c-latch cl可连接至数据输入/输出线，因此，高速缓存单元cu可邻近于数据输入/输出线布置。这样，页缓冲器pb和高速缓存单元cu可布置为彼此间隔开，并且页缓冲器电路pgbuf可具有页缓冲器pb和高速缓存单元cu彼此分离的结构。
125.在一些实施例中，页缓冲器电路pgbuf的页缓冲器pb可被其中布置有存储器单元阵列的单元区掩埋，因此在竖直方向上与单元区重叠，而高电压单元hv和高速缓存单元cu可不被单元区掩埋，因此在竖直方向上不与单元区重叠。在一些实施例中，页缓冲器电路pgbuf的高电压单元hv可被单元区掩埋，因此在竖直方向上与单元区重叠，而页缓冲器pb和高速缓存单元cu可不被单元区掩埋，并且因此在竖直方向上不与单元区重叠。在一些实施例中，页缓冲器电路pgbuf的页缓冲器pb和高电压单元hv可被单元区掩埋并且因此在竖直方向上与单元区重叠，而高速缓存单元cu可不被单元区掩埋并且因此在竖直方向上不与单元区重叠。在一些实施例中，页缓冲器电路pgbuf的页缓冲器pb、高电压单元hv和高速缓存单元cu可被单元区掩埋并且因此在竖直方向上与单元区重叠。
126.图9是示出根据实施例的页缓冲器解码器pbdec的电路图。
127.参照图9，页缓冲器解码器pbdec可包括用于寻址和驱动存储器单元阵列的多个页缓冲器解码器，例如，第一页缓冲器解码器91和第二页缓冲器解码器92。第一页缓冲器解码器91可包括第一反相器911以及晶体管n1、n2和n3。第一反相器911可从第一页缓冲器电路(例如，图8的pgbuf)接收第一页缓冲器信号pbs1，并且第一反相器911的输出可被提供至晶体管n1的栅极。晶体管n1的源极可连接至接地端子，晶体管n1的漏极可连接至晶体管n2。晶体管n2和n3彼此串联连接，并且参考电流信号ref_cur被施加至晶体管n3的栅极。第二页缓冲器解码器92可包括反相器921和晶体管n1a、n2a和n3a，并且可从第二页缓冲器电路接收第二页缓冲器信号pbs2。第一页缓冲器解码器91的描述可应用于第二页缓冲器解码器92，因此将被省略。
128.参照图8和图9，例如，当连接至页缓冲器电路pgbuf的存储器单元编程失败时，逻辑低电平可被存储在页缓冲器pb的s-latch sl中，并且在这种情况下，第一页缓冲器信号
pbs1可处于逻辑低电平，即感测节点so的电压电平。在这种情况下，第一反相器911可输出逻辑高信号，因此，晶体管n1可导通，并且页缓冲器解码器91可作为电流槽(current sink)操作。晶体管n3可基于参考电流信号ref_cur将第一信号(即，参考电流)输出至有线or端子wor_out。这里，参考电流可对应于当晶体管n3根据参考电流信号ref_cur导通时流经晶体管n3的电流。
129.例如，图1的页缓冲器电路12以及图6、图7a和图7b的页缓冲器电路pgbuf1和pgbuf2中的每一个可包括图8的页缓冲器电路pgbuf。例如，图1的页缓冲器电路12和图6、图7a和图7b的页缓冲器电路pgbuf1和pgbuf2中的每一个可包括图8的页缓冲器电路pgbuf和图9的页缓冲器解码器pbdec。下文中，根据一些实施例，页缓冲器解码器pbdec可被描述为被包括在页缓冲器电路中，并且页缓冲器解码器pbdec可被描述为被布置在页缓冲器电路外部。
130.参照图8和图9，在一些实施例中，页缓冲器pb可被其中布置有存储器单元阵列的单元区掩埋，并且因此在竖直方向上与单元区重叠，而高电压单元hv、高速缓存单元cu和页缓冲器解码器pbdec可不被单元区掩埋，并且因此在竖直方向上不与单元区重叠。在一些实施例中，高电压单元hv可被单元区掩埋并且因此在竖直方向上与单元区重叠，而页缓冲器pb、高速缓存单元cu和页缓冲器解码器pbdec可不被单元区掩埋并且因此在竖直方向上不与单元区重叠。在一些实施例中，页缓冲器pb和高电压单元hv可被其中布置有存储器单元阵列的单元区掩埋，并且因此在竖直方向上与单元区重叠，而高速缓存单元cu和页缓冲器解码器pbdec可不被单元区掩埋并且因此在竖直方向上不与单元区重叠。在一些实施例中，页缓冲器pb、高电压单元hv和高速缓存单元cu可被其中布置有存储器单元阵列的单元区掩埋，并且因此在竖直方向上与单元区重叠，而页缓冲器解码器pbdec可不被单元区掩埋并且因此在竖直方向上不与单元区重叠。
131.图10是示出根据实施例的通过晶体管电路101和行解码器102的图。
132.参照图10，存储器装置100可包括存储器块blk、通过晶体管电路101和行解码器102。行解码器102可包括块解码器102a和驱动信号线解码器102b。例如，图1的行解码器13和图6、图7a和图7b的行解码器xdec1和xdec2中的每一个可包括行解码器102。例如，图1的行解码器13以及图6、图7a和图7b的行解码器xdec1和xdec2中的每一个可包括通过晶体管电路101和行解码器102。
133.通过晶体管电路101可包括多个通过晶体管trg、tr1至trn和trs。块解码器102a可通过块选择信号线bs连接至通过晶体管电路101。块选择信号线bs可连接至多个通过晶体管trg、tr1至trn和trs的栅极。例如，当通过块选择信号线bs提供的块选择信号被激活时，多个通过晶体管trg、tr1至trn和trs可导通，因此，可选择存储器块blk。
134.驱动信号线解码器102b可通过地选择线驱动信号线gs、字线驱动信号线si 1至sin和串选择线驱动信号线ss连接至通过晶体管电路101。例如，地选择线驱动信号线gs、字线驱动信号线si 1至sin和串选择线驱动信号线ss可分别连接至多个通过晶体管trg、tr1至trn和trs的源极。
135.通过晶体管电路101可通过地选择线gsl、字线wl1至wln和串选择线ssl连接至存储器块blk。通过晶体管trg可连接在地选择线驱动信号线gs与地选择线gsl之间。多个通过晶体管tr1至trn可分别连接在字线驱动信号线si 1至sin和多条字线wl1至wln之间。通过
晶体管trs可连接在串选择线驱动信号线ss与串选择线ssl之间。例如，当块选择信号被激活时，多个通过晶体管trg、tr1至trn和trs可向地选择线gsl、字线wl1至wln和串选择线ssl提供分别通过地选择线驱动信号线gs、字线驱动信号线si 1至sin和串选择线驱动信号线ss提供的驱动信号。
136.图11a至图11d是根据一些实施例的分别示出存储器装置110a、110b、110c和110d的图。
137.参照图11a，存储器装置110a可包括第一半导体层111a和第二半导体层112a，第一半导体层111a可包括存储器单元阵列mca，第二半导体层112a可包括页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec可对应于例如图6、图7a和图7b的页缓冲器电路pgbuf1和pgbuf2，行解码器xdec可对应于例如图6、图7a和图7b的行解码器xdec1和xdec2，并且这可等同地应用于下面的实施例。
138.其中布置有存储器单元阵列mca的单元区的面积可小于第一半导体层111a的面积，并且其中布置有包括页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec的外围电路的外围电路区的面积可近似于第二半导体层112a的面积。在一些实施例中，在第一半导体层111a中，绝缘层可布置在其中未布置存储器单元阵列mca的区中。可替换地或额外地，在第一半导体层111a中，包括多个金属层的布线结构可布置在其中未布置存储器单元阵列mca的区中。在一些实施例中，在第一半导体层111a中，外围电路(例如，图1的pect)的一些元件可布置在其中未布置存储器单元阵列mca的区中。这可等同地应用于下面的实施例。
139.在一些实施例中，存储器单元阵列mca可在页缓冲器pb和高电压单元hv上并且与页缓冲器pb和高电压单元hv重叠。这样，页缓冲器电路的一部分(例如，页缓冲器pb和高电压单元hv)可被存储器单元阵列mca掩埋，并且页缓冲器电路的其余部分(例如，c-latch cl和页缓冲器解码器pbdec)可不被存储器单元阵列mca掩埋。可替换地或额外地，行解码器xdec可不被存储器单元阵列mca掩埋。
140.这样，第二半导体层112a可包括其中布置有页缓冲器pb和高电压单元hv的第一外围电路区、以及其中布置有c-latch cl、页缓冲器解码器pbdec和行解码器xdec的第二外围电路区。第一外围电路区可在竖直方向上与其中布置有存储器单元阵列mca的单元区重叠，并且第二外围电路区可在竖直方向上不与其中布置有存储器单元阵列mca的单元区重叠。
141.在一些实施例中，第二半导体层112a还可包括邻近于页缓冲器pb布置的控制逻辑电路(例如，图1的14)和/或电压生成器(例如，图1的15)，并且控制逻辑电路和/或电压生成器可邻近于第一外围电路区中的页缓冲器pb布置。在一些实施例中，第二半导体层112a还可包括邻近于c-latch cl、页缓冲器解码器pbdec和行解码器xdec布置的宏单元逻辑，并且宏单元逻辑可布置在第二外围电路区中，也就是说，可在竖直方向上不与存储器单元阵列mca重叠。例如，宏单元逻辑可包括行解码器驱动逻辑或页缓冲器驱动逻辑。
142.参照图11b，存储器装置110b可包括第一半导体层111b和第二半导体层112b，并且可对应于图11a的存储器装置110a的修改形式。在图11a的存储器装置110a中，页缓冲器电路可被实施为被部分掩埋，而在存储器装置110b中，根据一些实施例，页缓冲器电路可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl和页缓
冲器解码器pbdec上并且与页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec重叠。这样，第二半导体层112b的整个页缓冲器电路可被存储器单元阵列mca掩埋。行解码器xdec可不被存储器单元阵列mca掩埋，但是本公开不限于此，并且在一些实施例中，行解码器xdec也可被存储器单元阵列mca掩埋。
143.参照图11c，存储器装置110c可包括第一半导体层111c和第二半导体层112c，并且可对应于图11a的存储器装置110a的修改形式。在存储器装置110c中，行解码器xdec可被实施为被完全掩埋，页缓冲器电路可被实施为被部分掩埋。例如，存储器单元阵列mca可在页缓冲器pb、高电压单元hv和行解码器xdec上并且与页缓冲器pb、高电压单元hv和行解码器xdec重叠。
144.参照图11d，存储器装置110d可包括第一半导体层111d和第二半导体层112d，并且可对应于图11c的存储器装置110c的修改形式。在存储器装置110d中，行解码器xdec可被实施为被部分掩埋，页缓冲器电路也可被实施为被部分掩埋。例如，存储器单元阵列mca可在页缓冲器pb、高电压单元hv和行解码器xdec的部分区上并且与页缓冲器pb、高电压单元hv和行解码器xdec的该部分区重叠。例如，存储器单元阵列mca可在行解码器xdec中包括的通过晶体管电路上并且与行解码器xdec中包括的通过晶体管电路重叠。例如，存储器单元阵列mca可在行解码器xdec中包括的地选择线驱动器和串选择线驱动器上并且与行解码器xdec中包括的地选择线驱动器和串选择线驱动器重叠。例如，存储器单元阵列mca可在行解码器xdec中包括的字线驱动器上并且与行解码器xdec中包括的字线驱动器重叠。
145.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图11a所示布置，并且其余的存储器单元阵列和对应的外围电路可如图11b、图11c和图11d中的至少一个所示布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图11a、图11b、图11c或图11d所示布置。参照图12a至图12f描述这些各种实施例。
146.图12a是示出根据实施例的存储器装置120a的图。
147.参照图12a，存储器装置120a可包括第一半导体层121a和第二半导体层122a，第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4可布置在第一半导体层121a中。根据一些实施例，第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4可被称作存储器平面或mat。第二半导体层122a可包括对应于第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4中的每一个的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。可替换地或额外地，第二半导体层122a还可包括焊盘区pa。在一些实施例中，焊盘区pa可布置在第二半导体层122a的边缘区或底部区中，并且可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
148.在一些实施例中，第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4和对应的外围电路可如图11a所示地实施。例如，第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4中的每一个可在对应的页缓冲器pb和高电压单元hv上。也就是说，第二半导体层122a的页缓冲器pb和高电压单元hv可被单元重叠区c_ovr部分掩埋，并且第二半导体层122a的c-latch cl、页缓冲器解码器pbdec和行解码器xdec可不被单元重叠区c_ovr掩埋。
149.在一些实施例中，布置在第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4中的一些下方的外围电路可被部分掩埋，并且布置在其余存储器单元阵列下方的外围电路可被完全掩埋。在一些实施例中，相对大数量的元件可被掩埋在布置在第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4中的一些下方的外围电路中，相对少数量的元件可被掩埋在布置在其余存储器单元阵列下方的外围电路中。例如，分别对应于第一存储器单元阵列至第四存储器单元阵列mca1、mca2、mca3和mca4的单元重叠区c_ovr可具有不同大小。
150.图12b是示出根据实施例的存储器装置120b的图。
151.参照图12b，存储器装置120b可包括第一半导体层121b和第二半导体层122b。存储器装置120b对应于图12a的存储器装置120a的修改形式，并且在下文中，将主要描述存储器装置120b与图12a的存储器装置120a之间的差异。在一些实施例中，焊盘区pa可布置在第二半导体层122b的中心区中，并且可包括在第二水平方向hd2上布置的多个接合焊盘pd。例如，焊盘区pa可在第二水平方向hd2上在第一存储器单元阵列mca1和第三存储器单元阵列mca3之间以及第二存储器单元阵列mca2和第四存储器单元阵列mca4之间延伸。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
152.图12c是示出根据实施例的存储器装置120c的图。
153.参照图12c，存储器装置120c可包括第一半导体层121c和第二半导体层122c。存储器装置120c对应于图12a的存储器装置120a的修改形式，并且在下文中，将主要描述存储器装置120c与图12a的存储器装置120a之间的差异。在一些实施例中，第一存储器单元阵列mca1和第二存储器单元阵列mca2以及对应的外围电路可如图11b所示地实施，并且第三存储器单元阵列mca3和第四存储器单元阵列mca4以及对应的外围电路可如图11a所示地实施。例如，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。在这种情况下，第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的单元区可大于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的单元区。
154.图12d是示出根据实施例的存储器装置120d的图。
155.参照图12d，存储器装置120d可包括第一半导体层121d和第二半导体层122d。存储器装置120d对应于图12b的存储器装置120b的修改形式，并且在下文中，将主要描述存储器装置120d与图12b的存储器装置120b之间的差异。在一些实施例中，第一存储器单元阵列mca1和第二存储器单元阵列mca2以及对应的外围电路可如图11b所示地实施，并且第三存储器单元阵列mca3和第四存储器单元阵列mca4以及对应的外围电路可如图11a所示地实施。例如，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。在这种情况下，第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的单元区可大
于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的单元区。
156.图12e是示出根据实施例的存储器装置120e的图。
157.参照图12e，存储器装置120e可包括第一半导体层121e和第二半导体层122e。存储器装置120e对应于图12c的存储器装置120c的修改形式，并且在下文中，将主要描述存储器装置120e与图12c的存储器装置120c之间的差异。在一些实施例中，第一存储器单元阵列mca1和第二存储器单元阵列mca2以及对应的外围电路可如图11d所示地实施，并且第三存储器单元阵列mca3和第四存储器单元阵列mca4以及对应的外围电路可如图11a所示地实施。例如，与第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个对应的页缓冲器电路的部分区(例如，页缓冲器pb、高电压单元hv和行解码器xdec的部分区)可被单元重叠区c_ovr部分掩埋，与第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个对应的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。在这种情况下，在第二水平方向hd2上，第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的单元区可大于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的单元区。
158.图12f是示出根据实施例的存储器装置120f的图。
159.参照图12f，存储器装置120f可包括第一半导体层121f和第二半导体层122f。存储器装置120f对应于图12d的存储器装置120d的修改形式，并且在下文中，将主要描述存储器装置120f与图12d的存储器装置120d之间的差异。在一些实施例中，第一存储器单元阵列mca1和第二存储器单元阵列mca2以及对应的外围电路可如图11d所示地实施，并且第三存储器单元阵列mca3和第四存储器单元阵列mca4以及对应的外围电路可如图11a所示地实施。例如，与第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个对应的页缓冲器电路的部分区(例如，页缓冲器pb、高电压单元hv和行解码器xdec的部分区)可被单元重叠区c_ovr部分掩埋，并且与第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个对应的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。在这种情况下，在第二水平方向hd2上，第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的单元区可大于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的单元区。
160.图13a是示出根据实施例的存储器装置130a的图。
161.参照图13a，存储器装置130a可包括第一半导体层131a和第二半导体层132a，第一半导体层131a可包括存储器单元阵列mca，第二半导体层132a可包括页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。在一些实施例中，页缓冲器pb可布置在多级页缓冲器结构中，并且可在第一水平方向hd1上布置。在这种情况下，在多级页缓冲器结构中，存储器单元阵列mca可在页缓冲器pb和高电压单元hv中的一些上并且与页缓冲器pb和高电压单元hv中的该一些重叠。这样，多级页缓冲器结构的页缓冲器pb中的一些和高电压单元hv中的一些可被存储器单元阵列mca掩埋，并且多级页缓冲器结构的其它页缓冲器pb、其它高电压单元hv、c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。可替换地或额外地，行解码器xdec可不被存储器单元阵列mca掩埋。
162.图13b是示出根据实施例的存储器装置130b的图。
163.参照图13b，存储器装置130b可包括第一半导体层131b和第二半导体层132b，并且
可对应于图13a的存储器装置130a的修改形式。存储器单元阵列mca可在多级页缓冲器结构中的页缓冲器pb和高电压单元hv中的一些上并且与多级页缓冲器结构中的页缓冲器pb和高电压单元hv中的该一些重叠，并且可在行解码器xdec的部分区上并且与行解码器xdec的该部分区重叠。这样，多级页缓冲器结构的页缓冲器pb中的一些、高电压单元hv中的一些和行解码器xdec的部分区可被存储器单元阵列mca掩埋，并且多级页缓冲器结构的其它页缓冲器pb、其它高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec的其余区可不被存储器单元阵列mca掩埋。
164.图14a和图14b是根据一些实施例的分别示出存储器装置140a和140b的图。
165.参照图14a，存储器装置140a可包括第一半导体层141a和第二半导体层142a，第一半导体层141a可包括存储器单元阵列mca，第二半导体层142a可包括页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。例如，第一半导体层141a中的其中布置有存储器单元阵列mca的单元区的大小可小于图11a的单元区的大小，但是本公开不限于此。在一些实施例中，存储器单元阵列mca可在一个页缓冲器pb和高电压单元hv上并且与该一个页缓冲器pb和高电压单元hv重叠。这样，页缓冲器电路的一部分(例如，该一个页缓冲器pb和高电压单元hv)可被存储器单元阵列mca掩埋，并且页缓冲器电路的其余部分(例如，其它页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)可不被存储器单元阵列mca掩埋。可替换地或额外地，行解码器xdec可不被存储器单元阵列mca掩埋。
166.参照图14b，存储器装置140b可包括第一半导体层141b和第二半导体层142b，并且可对应于图14a的存储器装置140a的修改形式。图14a的存储器装置140a可被实施为被部分掩埋，而根据一些实施例的存储器装置140b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec上并且与页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec重叠。这样，整个页缓冲器电路可被存储器单元阵列mca掩埋。行解码器xdec可不被存储器单元阵列mca掩埋，但是本公开不限于此，并且在一些实施例中，行解码器xdec也可被存储器单元阵列mca掩埋。
167.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图14a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图14b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图14a或图14b所示地布置。参照图15a至图15d描述这些各种实施例。
168.图15a是示出根据实施例的存储器装置150a的图。
169.参照图15a，存储器装置150a可具有对应于图14a的第二半导体层142a的结构。例如，存储器装置150a可包括对应于多个存储器单元阵列中的每一个的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec，并且页缓冲器电路的一部分(例如，一个页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。在一些实施例中，页缓冲器电路的其余部分(例如，其它页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)和行解码器xdec可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。此外，存储器装置150a还可包括在边缘区中布置的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向
上不与单元重叠区c_ovr重叠。
170.图15b是示出根据实施例的存储器装置150b的图。
171.参照图15b，存储器装置150b可具有对应于图14a的第二半导体层142a的结构。存储器装置150b可对应于图15a的存储器装置150a的修改形式，并且将省略上面提供的对其的描述。存储器装置150b还可包括布置在中心区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
172.图15c是示出根据实施例的存储器装置150c的图。
173.参照图15c，存储器装置150c对应于图15a的存储器装置150a的修改形式，并且可包括对应于图14a的第二半导体层142a的结构和对应于图14b的第二半导体层142b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。
174.图15d是示出根据实施例的存储器装置150d的图。
175.参照图15d，存储器装置150d对应于图15b的存储器装置150b的修改形式，并且可包括对应于图14a的第二半导体层142a的结构和对应于图14b的第二半导体层142b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路(例如，页缓冲器pb和高电压单元hv)可被单元重叠区c_ovr部分掩埋。
176.图16a和图16b是根据一些实施例的分别示出存储器装置160a和160b的图。
177.参照图16a，存储器装置160a可包括第一半导体层161a和第二半导体层162a，第一半导体层161a可包括存储器单元阵列mca，第二半导体层162a可包括页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。例如，第一半导体层161a中的其中布置有存储器单元阵列mca的单元区的大小可小于图14a的单元区的大小，但是本公开不限于此。在一些实施例中，存储器单元阵列mca可在高电压单元hv上并且与高电压单元hv重叠。这样，页缓冲器电路的一部分(例如，高电压单元hv)可被存储器单元阵列mca掩埋，并且页缓冲器电路的其余部分(例如，页缓冲器pb、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可不被存储器单元阵列mca掩埋。
178.参照图16b，存储器装置160b可包括第一半导体层161b和第二半导体层162b，并且可对应于图16a的存储器装置160a的修改形式。图16a的存储器装置160a可被实施为被部分掩埋，而根据一些实施例的存储器装置160b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec上并且与页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec重叠。这样，整个页缓冲器电路可被存储器单元阵列mca掩埋。行解码器xdec可不被存储器单元阵列mca掩埋，但是本公开不限于此，并且在一些实施例中，行解码器xdec也可被存储器单元阵列mca掩埋。
179.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图16a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图16b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图16a或图16b所示地布置。参照图17a至图17d描述这些各种实施例。
180.图17a是示出根据实施例的存储器装置170a的图。
181.参照图17a，存储器装置170a可具有对应于图16a的第二半导体层162a的结构。例如，存储器装置170a可包括与多个存储器单元阵列中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec，并且页缓冲器电路的一部分(例如，高电压单元hv)可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。在一些实施例中，页缓冲器电路的其余部分(例如，页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)以及行解码器xdec可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。在这种情况下，存储器装置170a还可包括布置在边缘区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
182.图17b是示出根据实施例的存储器装置170b的图。
183.参照图17b，存储器装置170b可具有对应于图16a的第二半导体层162a的结构。可替换地或额外地，存储器装置170b可对应于图17a的存储器装置170a的修改形式，并且将省略上面提供的对其的描述。存储器装置170b还可包括布置在中心区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
184.图17c是示出根据实施例的存储器装置170c的图。
185.参照图17c，存储器装置170c对应于图17a的存储器装置170a的修改形式，并且可包括对应于图16a的第二半导体层162a的结构和对应于图16b的第二半导体层162b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路(例如，高电压单元hv)可被单元重叠区c_ovr部分掩埋。
186.图17d是示出根据实施例的存储器装置170d的图。
187.参照图17d，存储器装置170d对应于图17b的存储器装置170b的修改形式，并且可包括对应于图16a的第二半导体层162a的结构和对应于图16b的第二半导体层162b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路(例如，高电压单元hv)可被单元重叠区c_ovr部分掩埋。
188.图18a和图18b是根据一些实施例的分别示出存储器装置180a和180b的图。
189.参照图18a，存储器装置180a可包括第一半导体层181a和第二半导体层182a，第一半导体层181a可包括存储器单元阵列mca，第二半导体层182a可包括第一页缓冲器电路1821a和第二页缓冲器电路1822a以及行解码器xdec。第一页缓冲器电路1821a和第二页缓冲器电路1822a中的每一个可包括页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec。在这种情况下，第一页缓冲器电路1821a中包括的页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec可被存储器单元阵列mca掩埋，第二页缓冲器电路1822a中包括的元件中的一些可被存储器单元阵列mca掩埋，并且其它元件可不被存储器单元阵列mca掩埋。例如，第二页缓冲器电路1822a中包括的页缓冲器pb和高电压单元hv可被存储器单元阵列mca掩埋，并且第二页缓冲器电路1822a中包括的c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。在这种情况下，行解码器xdec可被存储器单元阵列mca掩埋。例如，行解码器xdec在第一水平方向hd1上的大小可彼此不同，但是本公开不限于此。
190.参照图18b，存储器装置180b可包括第一半导体层181b和第二半导体层182b，并且第二半导体层182b可包括第一页缓冲器电路1821b和第二页缓冲器电路1822b以及行解码器xdec，并且可对应于图18a的存储器装置180a的修改形式。图18a的存储器装置180a可被实施为被部分掩埋，而根据一些实施例的存储器装置180b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec上并且与页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec重叠。这样，页缓冲器电路和行解码器xdec二者可被存储器单元阵列mca掩埋。
191.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图18a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图18b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图18a或图18b所示地布置。参照图19a至图19d描述这些各种实施例。
192.图19a是示出根据实施例的存储器装置190a的图。
193.参照图19a，存储器装置190a可具有对应于图18a的第二半导体层182a的结构。例如，存储器装置190a可包括与多个存储器单元阵列中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec，并且第一页缓冲器电路(例如，图18a的1821a)、第二页缓冲器电路(例如，图18a的1822a)的一部分(例如，页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。
194.在一些实施例中，第二页缓冲器电路(例如，图18a的1822a)的其余部分(例如，c-latch cl和页缓冲器解码器pbdec)可布置在边缘区中，并且因此可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。可替换地或额外地，存储器装置190a还可包括布置在边缘区中的外部外围电路outer_peri，例如，输入/输出电路(例如，数据输入/输出缓冲器等)，并且外部外围电路outer_peri可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。此外，存储器装置190a还可包括布置在边缘区中的焊盘区pa，并且焊盘区pa可包括布置在第二水平方向hd2上的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与
单元重叠区c_ovr重叠。
195.图19b是示出根据实施例的存储器装置190b的图。
196.参照图19b，存储器装置190b可具有对应于图18a的第二半导体层182a的结构。另外，存储器装置190b可对应于图19a的存储器装置190a的修改形式，并且将省略上面提供的对其的描述。第一页缓冲器电路(例如，图18a的1821a)，第二页缓冲器电路(例如，图18a的1822a)的一部分(例如，页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。第二页缓冲器电路(例如，图18a的1822a)的其余部分(例如，c-latch cl和页缓冲器解码器pbdec)可布置在中心区中并且因此可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
197.存储器装置190b还可包括布置在中心区中的外部外围电路outer_peri，例如，输入/输出电路(例如，数据输入/输出缓冲器等)，并且外部外围电路outer_peri可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。另外，存储器装置190b还可包括布置在中心区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
198.图19c是示出根据实施例的存储器装置190c的图。
199.参照图19c，存储器装置190c对应于图19a的存储器装置190a的修改形式，并且可包括对应于图18a的第二半导体层182a的结构和对应于图18b的第二半导体层182b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
200.图19d是示出根据实施例的存储器装置190d的图。
201.参照图19d，存储器装置190d对应于图19b的存储器装置190b的修改形式，并且可包括对应于图18a的第二半导体层182a的结构和对应于图18b的第二半导体层182b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
202.图20a和图20b是根据一些实施例的分别示出存储器装置200a和200b的图。
203.参照图20a，存储器装置200a可包括第一半导体层201a和第二半导体层202a，第一半导体层201a可包括存储器单元阵列mca，第二半导体层202a可包括第一页缓冲器电路2021a和第二页缓冲器电路2022a以及行解码器xdec。第一页缓冲器电路2021a和第二页缓冲器电路2022a中的每一个可包括页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec。第一页缓冲器电路2021a中包括的元件中的一些可被存储器单元阵列mca掩埋，并且其它元件可不被存储器单元阵列mca掩埋。例如，第一页缓冲器电路2021a中包括的页缓冲器pb和高电压单元hv可被存储器单元阵列mca掩埋，并且第一页缓冲器电路2021a中包括
的c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。
204.在一些实施例中，第二页缓冲器电路2022a中包括的元件中的一些可被存储器单元阵列mca掩埋，并且其它元件可不被存储器单元阵列mca掩埋。例如，第二页缓冲器电路2022a中包括的页缓冲器pb和高电压单元hv可被存储器单元阵列mca掩埋，并且第二页缓冲器电路2022a中包括的c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。在这种情况下，行解码器xdec可被存储器单元阵列mca掩埋。
205.参照图20b，存储器装置200b可包括第一半导体层201b和第二半导体层202b，第二半导体层202b可包括第一页缓冲器电路2021b和第二页缓冲器电路2022b以及行解码器xdec，并且可对应于图20a的存储器装置200a的修改形式。图20a的存储器装置200a可被实施为被部分掩埋，而根据一些实施例的存储器装置200b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec上并且与页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec重叠。这样，页缓冲器电路和行解码器xdec二者可被存储器单元阵列mca掩埋。
206.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图20a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图20b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图20a或图20b所示地布置。参照图21a至图21d描述这些各种实施例。
207.图21a是示出根据实施例的存储器装置210a的图。
208.参照图21a，存储器装置210a可具有对应于图20a的第二半导体层202a的结构。例如，存储器装置210a可包括与多个存储器单元阵列中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec，并且第一页缓冲器电路和第二页缓冲器电路(例如，图20a的2021a和2022a)中的每一个的一部分(例如，页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。在一些实施例中，第一页缓冲器电路和第二页缓冲器电路(例如，图20a的2021a和2022a)中的每一个的其余部分(例如，c-latch cl和页缓冲器解码器pbdec)可布置在边缘区或中心区中，并且可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
209.可替换地或额外地，存储器装置210a还可包括布置在边缘区或中心区中的外部外围电路outer_peri，例如，输入/输出电路(例如，数据输入/输出缓冲器等)，并且外部外围电路outer_peri可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。此外，存储器装置210a还可包括布置在边缘区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
210.图21b是示出根据实施例的存储器装置210b的图。
211.参照图21b，存储器装置210b可具有对应于图20a的第二半导体层202a的结构。另外，存储器装置210b可对应于图21a的存储器装置210a的修改形式，并且将省略上面提供的对其的描述。存储器装置210b还可包括布置在中心区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区
c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
212.图21c是示出根据实施例的存储器装置210c的图。
213.参照图21c，存储器装置210c对应于图21a的存储器装置210a的修改形式，并且可包括对应于图20a的第二半导体层202a的结构和对应于图20b的第二半导体层202b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
214.图21d是示出根据实施例的存储器装置210d的图。
215.参照图21d，存储器装置210d对应于图21b的存储器装置210b的修改形式，并且可包括对应于图20a的第二半导体层202a的结构和对应于图20b的第二半导体层202b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可为被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
216.图22a和图22b是根据一些实施例的分别示出存储器装置220a和220b的图。
217.参照图22a，存储器装置220a可包括第一半导体层221a和第二半导体层222a，第一半导体层221a可包括存储器单元阵列mca，第二半导体层222a可包括第一页缓冲器电路2221a和第二页缓冲器电路2222a以及行解码器xdec。第一页缓冲器电路2221a和第二页缓冲器电路2222a中的每一个可包括页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec。第一页缓冲器电路2221a中包括的元件中的一些可被存储器单元阵列mca掩埋，并且其它元件可不被存储器单元阵列mca掩埋。例如，第一页缓冲器电路2221a中包括的一个页缓冲器pb和高电压单元hv可被存储器单元阵列mca掩埋，并且第一页缓冲器电路2221a中包括的其它页缓冲器pb、c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。在一些实施例中，第二页缓冲器电路2222a可被存储器单元阵列mca掩埋。在这种情况下，行解码器xdec可被存储器单元阵列mca掩埋。
218.参照图22b，存储器装置220b可包括第一半导体层221b和第二半导体层222b，第二半导体层222b可包括第一页缓冲器电路2221b和第二页缓冲器电路2222b以及行解码器xdec，并且可对应于图22a的存储器装置220a的修改形式。图22a的存储器装置220a可被实施为被部分掩埋，而根据一些实施例的存储器装置220b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec上并且与页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec重叠。这样，页缓冲器电路和行解码器xdec二者可被存储器单元阵列mca掩埋。
219.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图22a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图22b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图22a或图22b所示地布置。参照图23a至图23d描述这些各种实施例。
220.图23a是示出根据实施例的存储器装置230a的图。
221.参照图23a，存储器装置230a可具有对应于图22a的第二半导体层222a的结构。例如，存储器装置230a可包括与多个存储器单元阵列中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。第一页缓冲器电路(例如，图22a的2221a)的一部分(例如，一个页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。第一页缓冲器电路的其余部分(例如，一个页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)可布置在边缘区中并且因此可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。另一方面，第二页缓冲器电路(例如，图22a的2222a)可布置在中心区中并且因此被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。
222.可替换地或额外地，存储器装置230a还可包括布置在边缘区中的外部外围电路outer_peri，例如，输入/输出电路(例如，数据输入/输出缓冲器等)，并且外部外围电路outer_peri可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。此外，存储器装置230a还可包括布置在边缘区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
223.图23b是示出根据实施例的存储器装置230b的图。
224.参照图23b，存储器装置230b可具有对应于图22a的第二半导体层222a的结构。另外，存储器装置230b可对应于图23a的存储器装置230a的修改形式，并且将省略上面提供的对其的描述。第一页缓冲器电路(例如，图22a的2221a)的一部分(例如，一个页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。第一页缓冲器电路的其余部分(例如，一个页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)可布置在中心区中并且因此可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。另一方面，第二页缓冲器电路(例如，图22a的2222a)可布置在拐角区中并且因此被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。
225.存储器装置230b还可包括布置在中心区中的外部外围电路outer_peri和焊盘区pa。在这种情况下，外部外围电路outer_peri和焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
226.图23c是示出根据实施例的存储器装置230c的图。
227.参照图23c，存储器装置230c对应于图23a的存储器装置230a的修改形式，并且可包括对应于图22a的第二半导体层222a的结构和对应于图22b的第二半导体层222b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
228.图23d是示出根据实施例的存储器装置230d的图。
229.参照图23d，存储器装置230d对应于图23b的存储器装置230b的修改形式，并且可
包括对应于图22a的第二半导体层222a的结构和对应于图22b的第二半导体层222b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
230.图24a和24b是根据一些实施例的分别示出存储器装置240a和240b的图。
231.参照图24a，存储器装置240a可包括第一半导体层241a和第二半导体层242a，第一半导体层241a可包括存储器单元阵列mca，并且第二半导体层242a可包括第一页缓冲器电路2421a和第二页缓冲器电路2422a以及行解码器xdec。第一页缓冲器电路2421a和第二页缓冲器电路2422a中的每一个可包括页缓冲器pb、高电压单元hv、c-latch cl和页缓冲器解码器pbdec。第一页缓冲器电路2421a和第二页缓冲器电路2422a中包括的元件中的一些可被存储器单元阵列mca掩埋，并且其它元件可不被存储器单元阵列mca掩埋。例如，第一页缓冲器电路2421a和第二页缓冲器电路2422a中的每一个中包括的一个页缓冲器pb和高电压单元hv可被存储器单元阵列mca掩埋，并且第一页缓冲器电路2421a和第二页缓冲器电路2422a中的每一个中包括的其它页缓冲器pb、c-latch cl和页缓冲器解码器pbdec可不被存储器单元阵列mca掩埋。在这种情况下，行解码器xdec可被存储器单元阵列mca掩埋。
232.参照图24b，存储器装置240b可包括第一半导体层241b和第二半导体层242b，并且第二半导体层242b可包括第一页缓冲器电路2421b和第二页缓冲器电路2422b以及行解码器xdec，并且可对应于图24a的存储器装置240a的修改形式。图24a的存储器装置240a可被实施为被部分掩埋，而根据一些实施例的存储器装置240b可被实施为被完全掩埋。存储器单元阵列mca可在页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec上并且与页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec重叠。这样，整个页缓冲器电路可被存储器单元阵列mca掩埋。
233.在一些实施例中，当存储器装置包括多个存储器单元阵列时，一些存储器单元阵列和对应的外围电路可如图24a所示地布置，并且其余存储器单元阵列和对应的外围电路可如图24b所示地布置。然而，本公开不限于此，并且在一些实施例中，当存储器装置包括多个存储器单元阵列时，多个存储器单元阵列和对应的外围电路可如图24a或图24b所示地布置。参照图25a至图25d描述这些各种实施例。
234.图25a是示出根据实施例的存储器装置250a的图。
235.参照图25a，存储器装置250a可具有对应于图24a的第二半导体层242a的结构。例如，存储器装置250a可包括与多个存储器单元阵列中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xde。第一页缓冲器电路和第二页缓冲器电路(例如，图24a的2421a和2422a)中的每一个的一部分(例如，一个页缓冲器pb和高电压单元hv)以及行解码器xdec可被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上与单元重叠区c_ovr重叠。第一页缓冲器电路和第二页缓冲器电路中的每一个的其余部分(例如，一个页缓冲器pb、c-latch cl和页缓冲器解码器pbdec)可布置在中心区或边缘区中并且因此可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
236.可替换地或额外地，存储器装置250a还可包括布置在中心区或边缘区中的外部外
围电路outer_peri，例如，输入/输出电路(例如，数据输入/输出缓冲器等)，并且外部外围电路outer_peri可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。此外，存储器装置250a还可包括布置在边缘区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
237.图25b是示出根据实施例的存储器装置250b的图。
238.参照图25b，存储器装置250b可具有对应于图24a的第二半导体层242a的结构。另外，存储器装置250b可对应于图25a的存储器装置250a的修改形式，并且将省略上面提供的对其的描述。存储器装置250b还可包括布置在中心区或边缘区中的外部外围电路outer_peri以及布置在中心区中的焊盘区pa。在这种情况下，外部外围电路outer_peri和焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
239.图25c是示出根据实施例的存储器装置250c的图。
240.参照图25c，存储器装置250c对应于图25a的存储器装置250a的修改形式，并且可包括对应于图24a的第二半导体层242a的结构和对应于图24b的第二半导体层242b的结构二者。在一些实施例中，对应于第一存储器单元阵列和第二存储器单元阵列(例如，图12a的mca1和mca2)中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，并且对应于第三存储器单元阵列和第四存储器单元阵列(例如，图12a的mca3和mca4)中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
241.图25d是示出根据实施例的存储器装置250d的图。
242.参照图25d，存储器装置250d对应于图25b的存储器装置250b的修改形式，并且可包括对应于图24a的第二半导体层242a的结构和对应于图24b的第二半导体层242b的结构二者。在一些实施例中，对应于第一存储器单元阵列mca1和第二存储器单元阵列mca2中的每一个的外围电路(例如，页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec)可被单元重叠区c_ovr完全掩埋，对应于第三存储器单元阵列mca3和第四存储器单元阵列mca4中的每一个的外围电路可被单元重叠区c_ovr部分掩埋。
243.图26a是示出根据实施例的存储器装置260a的图。
244.参照图26a，存储器装置260a可包括第一半导体层261a和第二半导体层262a，第一存储器单元阵列mca1至第六存储器单元阵列mca6可布置在第一半导体层261a中。第二半导体层262a可包括与第一存储器单元阵列mca1至第六存储器单元阵列mca6中的每一个对应的页缓冲器pb、高电压单元hv、c-latch cl、页缓冲器解码器pbdec和行解码器xdec。这样，存储器装置260a可按照6个mat的结构实施，但是本公开不限于此，并且存储器装置260a中包括的存储器单元阵列的数量或mat的数量可根据实施例而变化。
245.第二半导体层262a还可包括焊盘区pa。在一些实施例中，焊盘区pa可布置在第二半导体层262a的边缘区、底部区或顶部区中，并且可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。
246.在一些实施例中，可如图18b所示地实施第一存储器单元阵列mca1至第四存储器单元阵列mca4和对应的外围电路，并且可如图18a所示地实施第五存储器单元阵列mca5和
第六存储器单元阵列mca6以及对应的外围电路。例如，对应于第一存储器单元阵列mca1至第四存储器单元阵列mca4中的每一个的外围电路可被完全掩埋，并且对应于第五存储器单元阵列mca5和第六存储器单元阵列mca6中的每一个的外围电路可被部分掩埋。例如，在第二半导体层262a中，与第五存储器单元阵列mca5和第六存储器单元阵列mca6中的每一个对应的页缓冲器电路的部分区(例如，c-latch cl和页缓冲器解码器pbdec)可不被单元重叠区c_ovr掩埋。例如，分别对应于第一存储器单元阵列mca1至第六存储器单元阵列mca6的单元重叠区c_ovr可具有不同大小。
247.图26b是示出根据实施例的存储器装置260b的图。
248.参照图26b，存储器装置260b可包括第一半导体层261b和第二半导体层262b，并且可对应于图26a的存储器装置260a的修改形式。存储器装置260b还可包括布置在中心区中的焊盘区pa，并且焊盘区pa可包括在第二水平方向hd2上布置的多个接合焊盘pd。在这种情况下，焊盘区pa可不被单元重叠区c_ovr掩埋，也就是说，可在竖直方向上不与单元重叠区c_ovr重叠。在一些实施例中，第一存储器单元阵列mca1和第二存储器单元阵列mca2以及对应的外围电路可如图18b所示地实施，并且第三存储器单元阵列mca3至第六存储器单元阵列mca6和对应的外围电路可如图18a所示地实施。
249.图27是示出根据实施例的应用了存储器装置的固态驱动(ssd)系统1000的框图。
250.参照图27，ssd系统1000可包括主机1100和ssd 1200。ssd 1200通过信号连接器1201向主机1100发送信号和从主机1100接收信号，并且通过电力连接器1202接收电力。ssd 1200可包括ssd控制器1210、辅助电源1230以及存储器装置(nvm)1221、1222和122n。存储器装置1221、1222和122n可为竖直地堆叠的nand闪速存储器装置。在这种情况下，可通过使用上面参照图1至图26b描述的实施例来实施ssd 1200。
251.虽然已经参照本公开的实施例具体示出并描述了本公开，但是将理解，可在不脱离所附权利要求的精神和范围的情况下在其中进行形式和细节上的各种修改。

技术特征：
1.一种非易失性存储器装置，包括：第一半导体层，其包括：第一存储器单元阵列，其设置在所述第一半导体层的第一单元区上，其中，所述第一存储器单元阵列包括在竖直方向上堆叠的第一多条字线和分别耦接至所述第一多条字线的第一多个存储器单元；第二存储器单元阵列，其设置在所述第一半导体层的第二单元区上，其中，所述第二存储器单元阵列包括在所述竖直方向上堆叠的第二多条字线和分别耦接至所述第二多条字线的第二多个存储器单元；以及第一金属焊盘；以及第二半导体层，其包括：第一外围电路，其设置在所述第二半导体层的第一区上，并且耦接至所述第一存储器单元阵列；第二外围电路，其设置在所述第二半导体层的第二区上，并且耦接至所述第二存储器单元阵列；以及第二金属焊盘，其中，所述第二半导体层以接合方式通过所述第一金属焊盘和所述第二金属焊盘在所述竖直方向上耦接至所述第一半导体层，其中，所述第一区包括在所述竖直方向上与所述第一单元区重叠的第一外围电路区以及在所述竖直方向上不与所述第一单元区重叠的第二外围电路区，并且其中，所述第二区在所述竖直方向上与所述第二单元区重叠。2.根据权利要求1所述的非易失性存储器装置，其中，所述第一外围电路包括第一页缓冲器电路，其中，所述第一页缓冲器电路的一部分设置在所述第一外围电路区上，其中，所述第一页缓冲器电路的另一部分设置在所述第二外围电路区上，其中，所述第二外围电路包括第二页缓冲器电路，并且其中，所述第二页缓冲器电路设置在所述第二区上。3.根据权利要求2所述的非易失性存储器装置，其中，所述第一页缓冲器电路包括感测锁存器和高速缓存锁存器，其中，所述感测锁存器设置在所述第一外围电路区上，并且其中，所述高速缓存锁存器设置在所述第二外围电路区上。4.根据权利要求3所述的非易失性存储器装置，其中，所述第一页缓冲器电路还包括力锁存器、高位锁存器和低位锁存器，并且其中，所述力锁存器、所述高位锁存器和所述低位锁存器设置在所述第一外围电路区上。5.根据权利要求3所述的非易失性存储器装置，其中，所述第一页缓冲器电路还包括耦接至多条位线之一的高电压晶体管，并且其中，所述高电压晶体管设置在所述第一外围电路区上。6.根据权利要求2所述的非易失性存储器装置，其中，所述第一页缓冲器电路包括感测锁存器、高速缓存锁存器和耦接至多条位线之一的高电压晶体管，
其中，所述高电压晶体管设置在所述第一外围电路区上，并且其中，所述感测锁存器和所述高速缓存锁存器设置在所述第二外围电路区上。7.根据权利要求2所述的非易失性存储器装置，其中，所述第一页缓冲器电路包括页缓冲器解码器，所述页缓冲器解码器被配置为寻址并驱动所述第一存储器单元阵列，并且其中，所述页缓冲器解码器设置在所述第二外围电路区上。8.根据权利要求2所述的非易失性存储器装置，其中，所述第一外围电路还包括第一行解码器，其中，所述第一行解码器的一部分设置在所述第一外围电路区上，其中，所述第一行解码器的另一部分设置在所述第二外围电路区上，其中，所述第二外围电路还包括第二行解码器，并且其中，所述第二行解码器设置在所述第二区上。9.根据权利要求2所述的非易失性存储器装置，其中，所述第一半导体层还包括耦接至所述第一多条字线的行解码器，并且其中，所述第二外围电路区在所述竖直方向上与所述行解码器重叠。10.根据权利要求2所述的非易失性存储器装置，其中，所述第一半导体层还包括耦接至所述第一多条字线的通过晶体管电路，其中，所述第一外围电路还包括耦接至所述通过晶体管电路的行解码器，并且其中，所述第二外围电路区在所述竖直方向上与所述通过晶体管电路重叠。11.根据权利要求1所述的非易失性存储器装置，其中，所述第一外围电路包括耦接至所述第一多条字线的行解码器，其中，所述行解码器的一部分设置在所述第一外围电路区上，并且其中，所述行解码器的另一部分设置在所述第二外围电路区上。12.根据权利要求11所述的非易失性存储器装置，其中，所述第一半导体层还包括通过多条位线耦接至所述第一多个存储器单元的页缓冲器电路，并且其中，所述第二外围电路区在所述竖直方向上与所述页缓冲器电路重叠。13.根据权利要求1所述的非易失性存储器装置，其中，所述第二半导体层还包括其中设置有多个接合焊盘的焊盘区，并且其中，所述焊盘区不与所述第一单元区和所述第二单元区重叠。14.根据权利要求1所述的非易失性存储器装置，其中，所述第二半导体层还包括包含数据输入/输出缓冲器的外部外围电路，并且其中，所述外部外围电路不与所述第一单元区和所述第二单元区重叠。15.根据权利要求1所述的非易失性存储器装置，其中，所述第一外围电路包括第一页缓冲器电路和第二页缓冲器电路，所述第一页缓冲器电路和所述第二页缓冲器电路耦接至所述第一存储器单元阵列，其中，所述第一页缓冲器电路在所述竖直方向上与所述第一单元区完全重叠，并且其中，所述第二页缓冲器电路在所述竖直方向上与所述第一单元区部分重叠。16.根据权利要求15所述的非易失性存储器装置，其中，所述第二页缓冲器电路包括感测锁存器、高速缓存锁存器、高电压晶体管和页缓冲器解码器，其中，所述感测锁存器和所述高电压晶体管在所述竖直方向上与所述第一单元区重
叠，并且其中，所述高速缓存锁存器和所述页缓冲器解码器在所述竖直方向上不与所述第一单元区重叠。17.根据权利要求1所述的非易失性存储器装置，其中，所述第一外围电路包括第一页缓冲器电路和第二页缓冲器电路，所述第一页缓冲器电路和所述第二页缓冲器电路耦接至所述第一存储器单元阵列，并且其中，所述第一页缓冲器电路和所述第二页缓冲器电路在所述竖直方向上与所述第一单元区部分重叠。18.一种非易失性存储器装置，包括：第一半导体层，其包括：存储器单元阵列，其设置在所述第一半导体层的单元区上，其中，所述存储器单元阵列包括在竖直方向上堆叠的多条字线和分别耦接至所述多条字线的多个存储器单元；以及第一金属焊盘；以及第二半导体层，其包括：外围电路，其设置在所述第二半导体层的外围电路区上；以及第二金属焊盘，其中，所述第二半导体层以接合方式通过所述第一金属焊盘和所述第二金属焊盘在所述竖直方向上耦接至所述第一半导体层，其中，所述外围电路区包括在所述竖直方向上与所述单元区重叠的第一外围电路区以及在所述竖直方向上不与所述单元区重叠的第二外围电路区，其中，所述外围电路区的面积大于所述单元区的面积，其中，所述外围电路包括通过多条位线连接至所述多个存储器单元的页缓冲器电路，其中，所述页缓冲器电路的一部分设置在所述第一外围电路区上，并且其中，所述页缓冲器电路的另一部分设置在所述第二外围电路区上。19.根据权利要求18所述的非易失性存储器装置，其中，所述页缓冲器电路包括感测锁存器和高速缓存锁存器，其中，所述感测锁存器设置在所述第一外围电路区上，并且其中，所述高速缓存锁存器设置在所述第二外围电路区上。20.一种非易失性存储器装置，包括：第一半导体层，其包括其上设置有存储器单元阵列的单元区以及第一金属焊盘，其中，所述存储器单元阵列包括在竖直方向上堆叠的多条字线和分别耦接至所述多条字线的多个存储器单元；以及第二半导体层，其包括其上设置有外围电路的外围电路区以及第二金属焊盘，其中，所述第二半导体层以接合方式通过所述第一金属焊盘和所述第二金属焊盘在所述竖直方向上耦接至所述第一半导体层，其中，所述外围电路区包括在所述竖直方向上与所述单元区重叠的第一外围电路区和在所述竖直方向上不与所述单元区重叠的第二外围电路区，其中，所述外围电路区的面积大于所述单元区的面积，其中，所述外围电路还包括连接至所述多条字线的行解码器，
其中，所述行解码器的一部分布置在所述第一外围电路区中，并且其中，所述行解码器的另一部分布置在所述第二外围电路区中。

技术总结
在一些实施例中，一种非易失性存储器装置包括：第一半导体层，其包括设置在第一单元区上的第一存储器单元阵列、设置在第二单元区上的第二存储器单元阵列、以及第一金属焊盘。非易失性存储器装置还包括：第二半导体层，其包括设置在第一区上并且耦接至第一存储器单元阵列的第一外围电路、设置在第二区上并且耦接至第二存储器单元阵列的第二外围电路、以及第二金属焊盘。第一区包括在竖直方向上与第一单元区重叠的第一外围电路区和在竖直方向上不与第一单元区重叠的第二外围电路区，并且第二区在竖直方向上与第二单元区重叠。区在竖直方向上与第二单元区重叠。区在竖直方向上与第二单元区重叠。


技术研发人员：赵栢衡 边大锡
受保护的技术使用者：三星电子株式会社
技术研发日：2023.02.01
技术公布日：2023/8/14