布线电路基板集合体片的制作方法

1.本发明涉及一种布线电路基板集合体片。


背景技术：

2.以往，已知的是，在具备多个布线电路基板和对多个布线电路基板进行支承的支承框的布线电路基板集合体片中，在支承框设置虚设图案(例如参照下述专利文献1。)。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2006－128409号公报


技术实现要素：

6.发明要解决的问题
7.在专利文献1所记载那样的布线电路基板集合体片中，若虚设图案的布线密度与布线电路基板的导体图案的布线密度之间的差较大，则存在布线电路基板的导体图案的厚度不均匀的情况。
8.本发明提供一种能够获得实现了导体图案的厚度的均匀化的布线电路基板的布线电路基板集合体片。
9.用于解决问题的方案
10.本发明[1]包含一种布线电路基板集合体片，其中，该布线电路基板集合体片具备：布线电路基板，其具有绝缘层和位于所述绝缘层之上的导体图案；以及框架，其对所述布线电路基板进行支承，该框架具有由与所述导体图案相同的材料构成的虚设导体图案，所述布线电路基板具有位于与所述虚设导体图案分离的位置的第1边缘和位于所述第1边缘与所述虚设导体图案之间的第2边缘，所述框架具有虚设形成区域，该虚设形成区域包含所述虚设导体图案，该虚设形成区域在与所述第2边缘正交的方向上具有从所述第2边缘算起为5mm的宽度，且在所述第2边缘延伸的方向上具有与所述布线电路基板相同的长度，所述导体图案的面积相对于所述绝缘层的面积的百分率与所述虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下。
[0011]
根据这样的结构，导体图案的面积相对于绝缘层的面积的百分率与虚设导体图案的面积相对于虚设形成区域的面积的百分率之间的差被调节为50％以下。
[0012]
换言之，虚设形成区域中的虚设导体图案的密度近似于布线电路基板的导体图案的密度。
[0013]
因此，在形成了导体图案时，实现了导体图案的厚度的均匀化。
[0014]
其结果，能够获得实现了导体图案的厚度的均匀化的布线电路基板。
[0015]
本发明[2]在上述[1]的布线电路基板集合体片的基础上，所述导体图案的面积相对于所述绝缘层的面积的百分率与所述虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下。
[0016]
本发明[3]在上述[1]或[2]的布线电路基板集合体片的基础上，所述导体图案具有第1厚度的第1导体图案和比所述第1厚度厚的第2厚度的第2导体图案，所述虚设导体图案具有所述第1厚度的第1虚设导体图案和所述第2厚度的第2虚设导体图案。
[0017]
本发明[4]在上述[3]的布线电路基板集合体片的基础上，所述第1导体图案的面积相对于所述绝缘层的面积的百分率与所述第1虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下，所述第2导体图案的面积相对于所述绝缘层的面积的百分率与所述第2虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下。
[0018]
本发明[5]在上述[3]的布线电路基板集合体片的基础上，所述第1导体图案的面积相对于所述绝缘层的面积的百分率与所述第1虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下，所述第2导体图案的面积相对于所述绝缘层的面积的百分率与所述第2虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下。
[0019]
发明的效果
[0020]
根据本发明的布线电路基板集合体片，能够获得实现了导体图案的厚度的均匀化的布线电路基板。
附图说明
[0021]
图1是作为本发明的一个实施方式的布线电路基板集合体片的俯视图。
[0022]
图2是将图1所示的布线电路基板集合体片的一部分放大的放大图。
[0023]
图3是图2所示的布线电路基板集合体片的a－a剖视图。
[0024]
图4中的图4a～图4c是用于说明布线电路基板集合体片的制造方法的说明图，图4a表示第1绝缘层形成工序，图4b表示在抗镀工序中对抗镀剂的薄膜进行曝光的工序，图4c表示在抗镀工序中对抗镀剂的薄膜进行显影的工序。
[0025]
图5中的图5a～图5c是用于接着图4c之后继续说明布线电路基板集合体片的制造方法的说明图，图5a表示在图案形成工序中通过电镀来形成导体图案和虚设导体图案的工序，图5b表示在图案形成工序中剥离抗镀层的工序，图5c表示第2绝缘层形成工序。
[0026]
图6是用于说明第1变形例的说明图。
[0027]
图7是用于说明第2变形例的说明图。
[0028]
图8是第3变形例的布线电路基板集合体片的剖视图。
[0029]
图9中的图9a～图9d是用于说明第3变形例的布线电路基板集合体片的制造方法的说明图，图9a表示在第1抗镀工序中对抗镀剂的薄膜进行曝光的工序，图9b表示在第1抗镀工序中对抗镀剂的薄膜进行显影的工序，图9c表示在第1图案形成工序中通过电镀来形成第1导体图案和第1虚设导体图案的工序，图9d表示在第1图案形成工序中剥离抗镀层的工序。
[0030]
图10中的图10a～图10d是用于接着图9d继续说明第3变形例的布线电路基板集合体片的制造方法的说明图，图10a表示在第2抗镀工序中对抗镀剂的薄膜进行曝光的工序，图10b表示在第2抗镀工序中对抗镀剂的薄膜进行显影的工序，图10c表示在第2图案形成工序中通过电镀来形成第2导体图案和第2虚设导体图案的工序，图10d表示在第2图案形成工
序中剥离抗镀层的工序。
[0031]
图11是用于说明第4变形例的说明图。
具体实施方式
[0032]
1.布线电路基板集合体片
[0033]
如图1所示，布线电路基板集合体片1具有沿第1方向和第2方向延伸的片形状。第2方向与第1方向正交。布线电路基板集合体片1具备多个布线电路基板2和框架3。
[0034]
(1)布线电路基板
[0035]
多个布线电路基板2在第1方向上相互隔开间隔地排列，并且在第2方向上相互隔开间隔地排列。以下，说明布线电路基板集合体片1中的1个布线电路基板2。
[0036]
如图2所示，布线电路基板2沿第1方向和第2方向延伸。布线电路基板2具有多个边缘e1、e2、e3、e4。在本实施方式中，布线电路基板2具有大致矩形形状。此外，布线电路基板2的形状并无限定。边缘e1位于布线电路基板2的第1方向上的一端部。边缘e2位于布线电路基板2的第1方向上的另一端部。边缘e2在第1方向上位于与边缘e1分离的位置。边缘e3位于布线电路基板2的第2方向上的一端部。边缘e4位于布线电路基板2的第2方向上的另一端部。边缘e4在第2方向上位于与边缘e3分离的位置。
[0037]
如图3所示，在本实施方式中，布线电路基板2具有支承层21、作为绝缘层的一个例子的基底绝缘层22、导体图案23和覆盖绝缘层24。
[0038]
(1－1)支承层
[0039]
支承层21对基底绝缘层22、导体图案23和覆盖绝缘层24进行支承。支承层21例如由金属构成。作为金属，例如可举出不锈钢合金、铜合金。
[0040]
(1－2)基底绝缘层
[0041]
基底绝缘层22在布线电路基板集合体片1的厚度方向上位于支承层21之上。厚度方向与第1方向和第2方向均正交。基底绝缘层22在厚度方向上位于支承层21与导体图案23之间。基底绝缘层22使支承层21和导体图案23绝缘。基底绝缘层22由树脂构成。作为树脂，例如可举出聚酰亚胺。
[0042]
(1－3)导体图案
[0043]
导体图案23在厚度方向上位于基底绝缘层22之上。导体图案23在厚度方向上相对于基底绝缘层22位于支承层21的相反侧。导体图案23由金属构成。作为金属，例如可举出铜。
[0044]
如图2所示，导体图案23具有多个第1端子231a、231b、231c、231d、多个第2端子232a、232b、232c、232d、以及多个布线233a、233b、233c、233d。此外，第1端子的数量、第2端子的数量和布线的数量并无限定。
[0045]
第1端子231a、231b、231c、231d位于布线电路基板2的第2方向上的一端部。在本实施方式中，第1端子231a、231b、231c、231d在第1方向上相互隔开间隔地排列。第1端子231a、231b、231c、231d分别具有方形焊盘形状。
[0046]
第2端子232a、232b、232c、232d位于布线电路基板2的第2方向上的另一端部。在本实施方式中，第2端子232a、232b、232c、232d在第1方向上相互隔开间隔地排列。第2端子232a、232b、232c、232d分别具有方形焊盘形状。
[0047]
布线233a将第1端子231a和第2端子232a电连接。布线233b将第1端子231b和第2端子232b电连接。布线233c将第1端子231c和第2端子232c电连接。布线233d将第1端子231d和第2端子232d电连接。
[0048]
导体图案23的厚度的测量值与设计值之间的差相对于设计值例如为10％以下，优选为5％以下。导体图案23的厚度的测量值与设计值之间的差的下限值并无限定。导体图案23的厚度的测量值与设计值之间的差可以为0％。
[0049]
(1－4)覆盖绝缘层
[0050]
如图3所示，覆盖绝缘层24覆盖布线233a、布线233b、233c、233d。覆盖绝缘层24在厚度方向上位于基底绝缘层22之上。此外，覆盖绝缘层24未覆盖第1端子231a、231b、231c、231d(参照图2)和第2端子232a、232b、232c、232d(参照图2)。覆盖绝缘层24由树脂构成。作为树脂，例如可举出聚酰亚胺。
[0051]
(2)框架
[0052]
如图2所示，布线电路基板集合体片1在布线电路基板2的周围具有缺口11和多个连接部12a、12b。
[0053]
缺口11沿着布线电路基板2的外形形状延伸。缺口11将布线电路基板2和框架3划分开。框架3包围布线电路基板2。框架3在布线电路基板2的周围具有多个相邻部3a、3b、3c、3d。相邻部3a与边缘e1相邻。相邻部3a沿着边缘e1在第2方向上延伸。相邻部3b在第1方向上相对于布线电路基板2位于相邻部3a的相反侧。相邻部3b与边缘e2相邻。相邻部3b沿着边缘e2在第2方向上延伸。相邻部3c与边缘e3相邻。相邻部3c沿着边缘e3在第1方向上延伸。相邻部3d在第2方向上相对于布线电路基板2位于相邻部3c的相反侧。相邻部3d与边缘e4相邻。相邻部3d沿着边缘e4在第1方向上延伸。
[0054]
连接部12a、12b将布线电路基板2和框架3连接。详细而言，连接部12a位于相邻部3a与边缘e1之间，将相邻部3a和边缘e1连接。连接部12b位于相邻部3b与边缘e2之间，将相邻部3b和边缘e2连接。由此，框架3支承布线电路基板2。
[0055]
在本实施方式中，框架3相对于1个布线电路基板2具有两个虚设形成区域30a、30b和两个虚设导体图案33a、33b。
[0056]
(2－1)虚设形成区域
[0057]
虚设形成区域30a是形成虚设导体图案33a的区域。虚设形成区域30a在第1方向上位于布线电路基板2的一侧。虚设形成区域30a包含相邻部3a的一部分。虚设形成区域30a是以布线电路基板2的边缘e1为基准来定义的。虚设形成区域30a在与边缘e1正交的方向上具有从边缘e1算起为5mm的宽度w1，且在边缘e1延伸的方向上具有与布线电路基板2相同的长度l1。
[0058]
虚设形成区域30b是形成虚设导体图案33b的区域。虚设形成区域30b在第1方向上位于布线电路基板2的另一侧。虚设形成区域30b包含相邻部3b的一部分。虚设形成区域30b在与边缘e2正交的方向上具有从边缘e2算起为5mm的宽度w2，且在边缘e2延伸的方向上具有与布线电路基板2相同的长度l2。
[0059]
(2－2)虚设导体图案
[0060]
虚设导体图案33a位于虚设形成区域30a内。换言之，虚设形成区域30a包含虚设导体图案33a。虚设导体图案33a在第1方向上位于布线电路基板2的一侧。边缘e2在第1方向上
位于与虚设导体图案33a分离的位置。边缘e1在第1方向上位于边缘e2与虚设导体图案33a之间。虚设导体图案33a的第2方向上的长度与导体图案23的第2方向上的长度相同。虚设导体图案33a也可以在第2方向上比导体图案23长。虚设导体图案33a的形状并无限定。虚设导体图案33a的形状可以与导体图案23的形状不同。在本实施方式中，虚设导体图案33a具有多个虚设布线331a。
[0061]
多个虚设布线331a在第1方向上相互隔开间隔地排列。多个虚设布线331a分别沿第2方向延伸。多个虚设布线331a分别沿导体图案23的布线233a、233b、233c、233d延伸的方向延伸。多个虚设布线331a各自的第2方向上的长度与导体图案23的第2方向上的长度相同。多个虚设布线331a各自也可以在第2方向上比导体图案23长。虚设导体图案33a可以具有多个虚设布线331a各自的一端部相互连接而成的梳子形状。
[0062]
在将导体图案23的面积相对于基底绝缘层22的面积的百分率定义为“导体图案面积率”、将虚设导体图案33a的面积相对于虚设形成区域30a的面积的百分率定义为“虚设导体图案面积率”的情况下，导体图案面积率与虚设导体图案面积率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0063]
此外，导体图案面积率与虚设导体图案面积率之间的差的下限值并无限定。导体图案面积率与虚设导体图案面积率之间的差也可以为0％。
[0064]
虚设导体图案33b位于虚设形成区域30b内。换言之，虚设形成区域30b包含虚设导体图案33b。虚设导体图案33b在第1方向上位于布线电路基板2的另一侧。边缘e1在第1方向上位于与虚设导体图案33b分离的位置。边缘e2在第1方向上位于边缘e1与虚设导体图案33b之间。
[0065]
关于虚设导体图案33b的说明与关于虚设导体图案33a的说明相同。因此，省略关于虚设导体图案33b的说明。
[0066]
(2－3)框架的层构造
[0067]
如图3所示，框架3具有框架支承层31、框架绝缘层32和上述虚设导体图案33a、33b。
[0068]
框架支承层31由与布线电路基板2的支承层21相同的材料构成。
[0069]
框架绝缘层32在厚度方向上位于框架支承层31之上。相邻部3a的框架绝缘层32在厚度方向上位于框架支承层31与虚设导体图案33a之间。相邻部3a的框架绝缘层32使框架支承层31和虚设导体图案33a绝缘。相邻部3b的框架绝缘层32在厚度方向上位于框架支承层31与虚设导体图案33b之间。相邻部3b的框架绝缘层32使框架支承层31和虚设导体图案33b绝缘。框架绝缘层32由与布线电路基板2的基底绝缘层22相同的材料构成。此外，框架绝缘层32可以仅形成于框架支承层31的形成虚设导体图案33a、33b的部分。
[0070]
虚设导体图案33a、33b各自在厚度方向上位于框架绝缘层32之上。虚设导体图案33a、33b各自在厚度方向上相对于框架绝缘层32位于框架支承层31的相反侧。虚设导体图案33a、33b由与布线电路基板2的导体图案23相同的材料构成。
[0071]
此外，框架3也可以具有覆盖虚设布线图案33a、33b的覆盖绝缘层。框架3的覆盖绝缘层在厚度方向上位于框架绝缘层32之上。框架3的覆盖绝缘层由与布线电路基板2的覆盖绝缘层24相同的材料构成。
[0072]
2.布线电路基板集合体片1的制造方法
[0073]
接下来，说明布线电路基板集合体片1的制造方法。
[0074]
在本实施方式中，布线电路基板集合体片1通过半加成法制得。布线电路基板集合体片1也可以通过加成法制得。布线电路基板集合体片1的制造方法包含第1绝缘层形成工序(参照图4a)、抗镀工序(参照图4b、图4c)、图案形成工序(参照图5a、图5b)和第2绝缘层形成工序(参照图5c)。
[0075]
(1)第1绝缘层形成工序
[0076]
如图4a所示，在第1绝缘层形成工序中，在基材s之上形成基底绝缘层22和框架绝缘层32。
[0077]
基材s是布线电路基板2的支承层21(参照图3)和框架3的框架支承层31(参照图3)的材料。基材s是形成支承层21和框架支承层31的、由金属构成的金属箔。
[0078]
在第1绝缘层形成工序中，在基材s的产品区域a1之上形成基底绝缘层22，在基材s的框架区域a2之上形成框架绝缘层32。产品区域a1是成为布线电路基板2的区域。框架区域a2是成为框架3的区域。
[0079]
在第1绝缘层形成工序中，首先，在基材s之上涂敷感光性树脂的溶液(清漆)并使其干燥，形成感光性树脂的涂膜。接下来，对感光性树脂的涂膜进行曝光和显影。由此，基底绝缘层22和框架绝缘层32形成在基材s之上。
[0080]
(2)抗镀工序
[0081]
接下来，在抗镀工序中，在基底绝缘层22和框架绝缘层32之上形成抗镀层r。
[0082]
在抗镀工序中，首先，在基底绝缘层22的表面和框架绝缘层32的表面形成晶种层。晶种层例如通过溅镀而形成。作为晶种层的材料，例如可举出铬、铜、镍、钛和它们的合金。
[0083]
接下来，如图4b所示，在形成有晶种层的基底绝缘层22和框架绝缘层32之上贴合抗镀剂的薄膜f。接下来，将光掩模m叠放在抗镀剂的薄膜f之上，在对形成导体图案23和虚设导体图案33a、33b的部分进行遮挡的状态下对抗镀剂的薄膜f进行曝光。
[0084]
接下来，如图4c所示，对曝光后的抗镀剂的薄膜f进行显影。由此，将被遮挡的部分、即形成导体图案23和虚设导体图案33a、33b的部分的抗镀剂去除，曝光后的部分、即不形成导体图案23和虚设导体图案33a、33b的部分的抗镀剂残留下来。由此，在基底绝缘层22和框架绝缘层32之上形成具有开口r1、r2、r3的抗镀层r。开口r1是通过去除形成导体图案23的部分的抗镀剂而形成的。开口r2是通过去除形成虚设导体图案33a的部分的抗镀剂而形成的。开口r3是通过去除形成虚设导体图案33b的部分的抗镀剂而形成的。晶种层经由开口r1、r2、r3暴露。
[0085]
在将开口r1的面积相对于基底绝缘层22的面积的百分率定义为“导体图案开口率”、将开口r2的面积相对于虚设形成区域a11的面积的百分率和开口r3的面积相对于虚设形成区域a12的面积的百分率定义为“虚设导体图案开口率”的情况下，导体图案开口率与虚设导体图案开口率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0086]
此外，布线电路基板集合体片1的制造方法中的虚设形成区域a11是以产品区域a1为基准来定义的。
[0087]
具体而言，虚设形成区域a11在与产品区域a1的第1方向上的一侧的边缘e11正交的方向上具有从边缘e11算起为5mm的宽度，且在边缘e11延伸的方向上具有与产品区域a1
相同的长度。因此，虚设形成区域a11的范围与上述虚设形成区域30a(参照图2)的范围相同。
[0088]
虚设形成区域a12在与产品区域a1的第1方向上的另一侧的边缘e12正交的方向上具有从边缘e12算起为5mm的宽度，且在边缘e12延伸的方向上具有与产品区域a1相同的长度。虚设形成区域a12的范围与上述虚设形成区域30b(参照图2)的范围相同。
[0089]
(3)图案形成工序
[0090]
接下来，在图案形成工序中，如图5a所示，通过电镀，在开口r1(参照图4c)内的晶种层之上形成导体图案23，在开口r2(参照图4c)内的晶种层之上形成虚设导体图案33a，在开口r3(参照图4c)内的晶种层之上形成虚设导体图案33b。
[0091]
此时，导体图案23与虚设导体图案33a、33b一起形成。因此，在镀敷液中，能够实现产品区域a1的周围的金属离子浓度的均匀化，能够实现导体图案23的厚度的均匀化。
[0092]
在电镀结束之后，如图5b所示，剥离抗镀层r。之后，通过蚀刻去除晶种层的被抗镀层r覆盖的部分。
[0093]
(4)第2绝缘层形成工序
[0094]
接下来，在第2绝缘层形成工序中，如图5c所示，在基底绝缘层22和导体图案23之上形成覆盖绝缘层24。
[0095]
在第2绝缘层形成工序中，首先，在基底绝缘层22和导体图案23之上涂敷感光性树脂的溶液(清漆)并使其干燥，形成感光性树脂的涂膜。接下来，对感光性树脂的涂膜进行曝光和显影。由此，形成覆盖绝缘层24。
[0096]
之后，如图3所示，通过蚀刻去除产品区域a1(参照图4a)与框架区域a2(参照图4a)之间的基材s，得到上述布线电路基板集合体片1。
[0097]
3.作用效果
[0098]
根据布线电路基板集合体片1，如图2所示，导体图案面积率与虚设导体图案面积率之间的差被调节为50％以下。
[0099]
换言之，虚设形成区域30a中的虚设导体图案33a的密度近似于布线电路基板2的导体图案23的密度。
[0100]
因此，实现了导体图案23的厚度的均匀化。
[0101]
详细而言，在制造布线电路基板集合体片1时，如图4c所示，在抗镀工序中，将抗镀层r的导体图案开口率与虚设导体图案开口率之间的差调节为50％以下。由此，如图5a所示，在图案形成工序中进行电镀时，在镀敷液中，能够实现产品区域a1的周围的金属离子浓度的均匀化，能够实现导体图案23的厚度的均匀化。
[0102]
因此，如图3所示，在导体图案面积率与虚设导体图案面积率之间的差为50％以下的布线电路基板集合体片1中，实现了导体图案23的厚度的均匀化。
[0103]
其结果，能够获得实现了导体图案23的厚度的均匀化的布线电路基板2。
[0104]
4.变形例
[0105]
以下，参照图6～图10d说明布线电路基板集合体片1的变形例。在以下的变形例中，对于与上述实施方式相同的构件标注相同的附图标记，并省略说明。
[0106]
(1)如图6所示，虚设导体图案33也可以配置于布线电路基板2的第1方向上的两侧和布线电路基板2的第2方向上的两侧。虚设导体图案33也可以在与导体图案23的布线
233a、233b、233c、233d延伸的方向交叉的方向上延伸。
[0107]
(2)如图7所示，在布线电路基板2彼此相互接近地配置的情况下，虚设导体图案33也可以不存在于布线电路基板2之间。详细而言，多个布线电路基板2经由连接部相互连接。框架3位于布线电路基板集合体片1的外周部分。框架3包围多个布线电路基板2。在该情况下，虚设形成区域是以距框架3最近的布线电路基板2a的边缘为基准来定义的。
[0108]
此外，在该变形例中，在布线电路基板集合体片1的中央部分(不与外周部分的框架3相邻的部分)的布线电路基板2b中，通过相邻的布线电路基板2a、2b，从而实现了布线密度的均匀化。
[0109]
因此，若以距框架3最近的布线电路基板2a的边缘为基准来定义虚设形成区域，且使该虚设形成区域内的虚设导体图案33的布线密度近似于布线电路基板2a的导体图案23的布线密度，则能够在布线电路基板集合体片1的全部的布线电路基板2中实现布线密度的均匀化。
[0110]
因此，在该变形例中，也能够获得与上述实施方式相同的作用效果。
[0111]
(3)如图8所示，导体图案23可以具有第1厚度t1的第1导体图案41和比第1厚度t1厚的第2厚度t2的第2导体图案42。
[0112]
在该情况下，虚设导体图案33a具有第1厚度t1的第1虚设导体图案51a和第2厚度t2的第2虚设导体图案52a。
[0113]
第1虚设导体图案51a和第2虚设导体图案52a的形状并无限定。此外，在第1虚设导体图案51a具有多个虚设布线且第2虚设导体图案52a具有多个虚设布线的情况下，第1虚设导体图案51a的虚设布线和第2虚设导体图案52a的虚设布线也可以交替地排列。
[0114]
第1导体图案41的面积相对于基底绝缘层22的面积的百分率与第1虚设导体图案51a的面积相对于虚设形成区域30a(参照图2)的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0115]
第2导体图案42的面积相对于基底绝缘层22的面积的百分率与第2虚设导体图案52a的面积相对于虚设形成区域30a(参照图2)的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0116]
此外，虚设导体图案33b也具有第1厚度t1的第1虚设导体图案51b和第2厚度t2的第2虚设导体图案52b。关于虚设导体图案33b的说明与关于虚设导体图案33a的说明相同。因此，省略关于虚设导体图案33b的说明。
[0117]
该变形例的制造方法包含上述第1绝缘层形成工序(参照图4a)、第1抗镀工序(参照图9a、图9b)、第1图案形成工序(参照图9c、图9d)、第2抗镀工序(参照图10a、图10b)、第2图案形成工序(参照图10c、图10d)和上述第2绝缘层形成工序(参照图5c)。
[0118]
在第1抗镀工序中，如图9a和图9b所示，与上述抗镀工序同样地，在基底绝缘层22和框架绝缘层32之上形成具有开口ra1、ra2、ra3的抗镀层ra。开口ra1是通过去除形成第1导体图案41的部分的抗镀剂而形成的。开口ra2是通过去除形成第1虚设导体图案51a的部分的抗镀剂而形成的。开口ra3是通过去除形成第1虚设导体图案51b的部分的抗镀剂而形成的。
[0119]
开口ra1的面积相对于基底绝缘层22的面积的百分率与开口ra2的面积相对于虚设形成区域a11的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以
下，进一步优选为10％以下，再进一步优选为5％以下。
[0120]
开口ra1的面积相对于基底绝缘层22的面积的百分率与开口ra3的面积相对于虚设形成区域a12的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0121]
接下来，在第1图案形成工序中，如图9c所示，通过电镀，在开口ra1内的晶种层之上形成第1导体图案41，在开口ra2内的晶种层之上形成第1虚设导体图案51a，在开口ra3内的晶种层之上形成第1虚设导体图案51b。
[0122]
此时，第1导体图案41与第1虚设导体图案51a、51b一起形成。第1虚设导体图案51a形成在上述范围的虚设形成区域a11内。第1虚设导体图案51b形成在上述范围的虚设形成区域a12内。
[0123]
因此，在镀敷液中，能够实现产品区域a1的周围的金属离子浓度的均匀化，能够实现第1导体图案41的厚度的均匀化。
[0124]
在电镀结束之后，如图9d所示，剥离抗镀层ra。之后，通过蚀刻去除晶种层的被抗镀层ra覆盖的部分。
[0125]
在第2抗镀工序中，如图10a和图10b所示，与上述抗镀工序同样地，在基底绝缘层22和框架绝缘层32之上形成具有开口rb1、rb2、rb3的抗镀层rb。开口rb1是通过去除形成第2导体图案42的部分的抗镀剂而形成的。开口rb2是通过去除形成第2虚设导体图案52a的部分的抗镀剂而形成的。开口rb3是通过去除形成第2虚设导体图案52b的部分的抗镀剂而形成的。
[0126]
开口rb1的面积相对于基底绝缘层22的面积的百分率与开口rb2的面积相对于虚设形成区域a11的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0127]
开口rb1的面积相对于基底绝缘层22的面积的百分率与开口rb3的面积相对于虚设形成区域a12的面积的百分率之间的差为50％以下，优选为30％以下，更优选为20％以下，进一步优选为10％以下，再进一步优选为5％以下。
[0128]
接下来，在第2图案形成工序中，如图10c所示，通过电镀，在开口rb1内的晶种层之上形成第2导体图案42，在开口rb2内的晶种层之上形成第2虚设导体图案52a，在开口rb3内的晶种层之上形成第2虚设导体图案52b。
[0129]
此时，第2导体图案42与第2虚设导体图案52a、52b一起形成。第2虚设导体图案52a形成在上述范围的虚设形成区域a11内。第2虚设导体图案52b形成在上述范围的虚设形成区域a12内。
[0130]
因此，在镀敷液中，能够实现产品区域a1的周围的金属离子浓度的均匀化，能够实现第2导体图案42的厚度的均匀化。
[0131]
在电镀结束之后，如图10d所示，剥离抗镀层rb。之后，通过蚀刻去除晶种层的被抗镀层rb覆盖的部分。
[0132]
(4)如图11所示，在布线电路基板60的第1方向上的一个边缘e21包含沿第2方向延伸的边缘e211、相对于第2方向倾斜的边缘e212和沿第2方向延伸的边缘e213的情况下，虚设形成区域61沿着边缘e21具有沿第2方向延伸的部分61a、相对于第2方向倾斜的部分61b和沿第2方向延伸的部分61c。
[0133]
部分61a在与边缘e211延伸的方向正交的方向上具有从边缘e211算起为5mm的宽度w10，且在边缘e211延伸的方向上具有与布线电路基板60中的沿第2方向延伸的部分相同的长度l10。
[0134]
部分61b在与边缘e212延伸的方向正交的方向上具有从边缘e212算起为5mm的宽度w10，且在边缘e212延伸的方向上具有与布线电路基板60中的沿相对于第2方向倾斜的方向延伸的部分相同的长度l20。
[0135]
部分61c在与边缘e213延伸的方向正交的方向上具有从边缘e213算起为5mm的宽度w10，且在边缘e213延伸的方向上具有与布线电路基板60中的沿相对于第2方向倾斜的方向延伸的部分相同的长度l30。
[0136]
综合而言，虚设形成区域61在与边缘e211、e212、e213各自延伸的方向正交的方向上具有分别从边缘e211、e212、e213算起为5mm的宽度w10，且在边缘e211、e212、e213延伸的方向上具有与布线电路基板60相同的长度(l10+l20+l30)。
[0137]
在该变形例中，也能够获得与上述实施方式相同的作用效果。
[0138]
实施例
[0139]
接下来，基于实施例和比较例来说明本发明。本发明并不限定于下述实施例。另外，在以下的记载中使用的物理属性值、参数等具体的数值能够替代为，在上述的“具体实施方式”中记载的与它们相对应的物理属性值、参数等的上限值(定义为“以下”、“小于”的数值)或下限值(定义为“以上”、“大于”的数值)。
[0140]
1.布线电路基板集合体片的制造
[0141]
通过半加成法制造出各实施例和各比较例的布线电路基板集合体片。
[0142]
详细而言，首先，在金属箔(基材)之上涂敷感光性树脂的溶液(清漆)并使其干燥，形成了感光性树脂的涂膜。
[0143]
接下来，对感光性树脂的涂膜进行曝光和显影，在金属箔之上形成了基底绝缘层和框架绝缘层(第1绝缘层形成工序、参照图4a)。
[0144]
接下来，在基底绝缘层的表面和框架绝缘层的表面上，通过溅镀形成了晶种层。
[0145]
接下来，在形成有晶种层的基底绝缘层和框架绝缘层之上贴合了抗镀剂的薄膜。
[0146]
接下来，将光掩模叠放在抗镀剂的薄膜之上，在对形成导体图案和虚设导体图案的部分进行遮挡的状态下对抗镀剂的薄膜进行了曝光(参照图4b)。
[0147]
接下来，对曝光后的抗镀剂的薄膜进行显影，形成了抗镀层(抗镀工序、参照图4c)。在抗镀层，通过去除形成导体图案的部分的抗镀剂而形成了第1开口，通过去除形成虚设导体图案的部分的抗镀剂而形成了第2开口。
[0148]
接下来，通过电镀，在第1开口内的晶种层之上形成了导体图案，在第2开口内的晶种层之上形成了虚设导体图案(图案形成工序、参照图5a)。
[0149]
在电镀结束之后，剥离了抗镀层(参照图5b)。之后，通过蚀刻去除了晶种层的被抗镀层覆盖的部分。
[0150]
接下来，在基底绝缘层和导体图案之上涂敷感光性树脂的溶液(清漆)并使其干燥，形成了感光性树脂的涂膜。接下来，对感光性树脂的涂膜进行曝光和显影，形成了覆盖绝缘层(参照图5c、第2绝缘层形成工序)。
[0151]
之后，沿着布线电路基板的外形对基材进行蚀刻，得到了布线电路基板集合体片。
[0152]
对于得到的布线电路基板集合体片，测量了导体图案的面积相对于基底绝缘层的面积的百分率(导体图案面积率)、虚设导体图案的面积相对于虚设形成区域的面积的百分率(虚设导体图案面积率)、以及导体图案面积率与虚设导体图案面积率之间的差。将结果表示在表1中。
[0153]
2.评价
[0154]
对于各实施例和各比较例的各布线电路基板集合体片，使用激光显微镜(lext ols5000、奥林巴斯公司制造)测量了导体图案的厚度，按照以下的评价基准进行了评价。将结果表示在表1中。
[0155]
《评价基准》
[0156]
○
：测量值与设计值之间的差相对于设计值为5％以下。
[0157]
△
：测量值与设计值之间的差相对于设计值大于5％且为10％以下。
[0158]
×
：测量值与设计值之间的差相对于设计值大于10％。
[0159]
[表1]
[0160]
表1
[0161] 导体图案面积率(％)虚设导体图案面积率(％)差(％)评价实施例110.58.12.1
○
实施例210.532.722.2
○
实施例410.551.140.6
△
实施例533.833.20.7
○
实施例633.86.925.9
○
比较例110.569.158.6
×
[0162]
此外，提供了上述发明作为本发明的例示的实施方式，但这仅是例示，并不能限定性地解释本发明。对于该技术领域的技术人员而言明显的本发明的变形例包含于前述的权利要求书中。
[0163]
产业上的可利用性
[0164]
本发明的布线电路基板集合体片使用于布线电路基板的制造中。
[0165]
附图标记说明
[0166]
1、布线电路基板集合体片；2、布线电路基板；3、框架；22、基底绝缘层；23、导体图案；30a、虚设形成区域；33a、虚设导体图案；41、第1导体图案；42、第2导体图案；51a、第1虚设导体图案；52a、第2虚设导体图案；e1、边缘；e2、边缘；w1、宽度；l1、长度。

技术特征：
1.一种布线电路基板集合体片，其中，该布线电路基板集合体片具备：布线电路基板，其具有绝缘层和位于所述绝缘层之上的导体图案；以及框架，其对所述布线电路基板进行支承，该框架具有由与所述导体图案相同的材料构成的虚设导体图案，所述布线电路基板具有位于与所述虚设导体图案分离的位置的第1边缘和位于所述第1边缘与所述虚设导体图案之间的第2边缘，所述框架具有虚设形成区域，该虚设形成区域包含所述虚设导体图案，该虚设形成区域在与所述第2边缘正交的方向上具有从所述第2边缘算起为5mm的宽度，且在所述第2边缘延伸的方向上具有与所述布线电路基板相同的长度，所述导体图案的面积相对于所述绝缘层的面积的百分率与所述虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下。2.根据权利要求1所述的布线电路基板集合体片，其中，所述导体图案的面积相对于所述绝缘层的面积的百分率与所述虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下。3.根据权利要求1所述的布线电路基板集合体片，其中，所述导体图案具有第1厚度的第1导体图案和比所述第1厚度厚的第2厚度的第2导体图案，所述虚设导体图案具有所述第1厚度的第1虚设导体图案和所述第2厚度的第2虚设导体图案。4.根据权利要求3所述的布线电路基板集合体片，其中，所述第1导体图案的面积相对于所述绝缘层的面积的百分率与所述第1虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下，所述第2导体图案的面积相对于所述绝缘层的面积的百分率与所述第2虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为50％以下。5.根据权利要求3所述的布线电路基板集合体片，其中，所述第1导体图案的面积相对于所述绝缘层的面积的百分率与所述第1虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下，所述第2导体图案的面积相对于所述绝缘层的面积的百分率与所述第2虚设导体图案的面积相对于所述虚设形成区域的面积的百分率之间的差为30％以下。

技术总结
布线电路基板集合体片(1)具备具有导体图案(23)的布线电路基板(2)和具有虚设导体图案(33A)的框架(3)。框架(3)具有虚设形成区域(30A)。虚设形成区域(30A)包含虚设导体图案(33A)。虚设形成区域(30A)具有从布线电路基板(2)的边缘(E1)算起为5mm的宽度，且在边缘(E1)延伸的方向上具有与布线电路基板(2)相同的长度。导体图案(23)的面积相对于基底绝缘层(22)的面积的百分率与虚设导体图案(33A)的面积相对于虚设形成区域(30A)的面积的百分率之间的差为50％以下。差为50％以下。差为50％以下。


技术研发人员：福岛理人 池田敬裕 志贺瞬
受保护的技术使用者：日东电工株式会社
技术研发日：2021.11.01
技术公布日：2023/8/13