一种带有非连续型P+屏蔽层的SiCUMOSFET及其制备方法与流程

一种带有非连续型p+屏蔽层的sic umosfet及其制备方法
技术领域
1.本发明属于功率半导体技术领域，具体涉及一种带有非连续型p+屏蔽层的sic umosfet及其制备方法。


背景技术：

2.基于功率半导体器件在电能领域的优异表现，全球功率半导体器件的市场规模正逐渐呈递增态势，而其在我国的市场占比也在稳步提高。又因功率半导体器件朝着大功率、高频率、低功耗的方向发展大趋势，金属-氧化物半导体场效应晶体管（metal-oxide-semiconductor field-effect transistor，mosfet）逐渐占据了大量的市场份额。
3.碳化硅材料的mosfet分为横向和纵向mosfet，不带屏蔽层的传统纵向mosfet具有较小的比导通电阻，因此可以获得较大的电流。但是，不带屏蔽层的传统u形沟槽金属-氧化物半导体场效应晶体管（u-groove-metal-oxide-semiconductor field-effect transistor，umosfet）的槽栅底部转角处由于二维效应形成的极高的电场，使得极易在栅氧化层的转角处击穿，降低器件的静态特性；与此同时umosfet的固有电容在高速开关应用中会产生不利的影响，主要表现为栅漏电容使得器件在开关时（工作于饱和区域）发生电压增益并且表现出密勒效应。
4.在传统umosfet结构中引入带有连续型p（positive）型重掺杂（p+）屏蔽层，可以在很大程度上保护沟槽底部氧化层不被击穿，但连续型p+屏蔽层不仅增大了器件的导通电阻使得该器件的电流通路减小，还使得栅源电容cgs迅速增大。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种带有非连续型p+屏蔽层的sic umosfet，以及一种带有非连续型p+屏蔽层的sic umosfet的制备方法。本发明要解决的技术问题通过以下技术方案实现：本发明实施例的第一方面提供一种带有非连续型p+屏蔽层的sic umosfet，包括：衬底层；n型漂移层，位于所述衬底层的上表面；p-掺杂区，位于所述n型漂移层的表层中；n+掺杂区，位于所述p-掺杂区的表层中；多边形环形沟槽，位于所述n+掺杂区的四周，深度大于所述n+掺杂区和所述p-掺杂区的厚度之和；多个屏蔽层，分别位于所述多边形环形沟槽的每个拐角处，且延伸至所述n+掺杂区的上表面和所述n型漂移层中；p+柱，位于所述n+掺杂区的中部，贯穿所述n+掺杂区和所述p-掺杂区，并延伸至所述n型漂移层之中；电极结构，与所述多边形环形沟槽、所述n+掺杂区和所述衬底层连接。
6.在本发明的一个实施例中，所述电极结构包括：栅极氧化层，覆盖在所述多边形环形沟槽的表面；栅电极，位于所述栅极氧化层上；源电极，覆盖在所述n+掺杂区上以及所述n+掺杂区上表面的屏蔽层上；漏电极，位于所述衬底层的下表面。
7.在本发明的一个实施例中，所述屏蔽层的掺杂类型为p+型掺杂。
8.在本发明的一个实施例中，所述衬底层的材料为n+型掺杂的4h-sic。
9.在本发明的一个实施例中，所述栅电极的材料为polysi。
10.本发明实施例的第二方面提供一种带有非连续型p+屏蔽层的sic umosfet的制备方法，应用于制备本发明实施例第一方面提供的带有非连续型p+屏蔽层的sic umosfet，包括以下步骤：s1：在衬底层上生长原始n型漂移层；在所述原始n型漂移层中离子注入，形成原始p-掺杂区和原始n+掺杂区；所述原始p-掺杂区位于所述n型漂移层的表层中，所述原始n+掺杂区位于所述原始p-掺杂区的表层中；s2：在所述原始n+掺杂区的中部进行离子注入，形成p+柱；所述p+柱贯穿所述原始n+掺杂区和所述原始p-掺杂区，并延伸至所述原始n型漂移层之中；s3：在所述原始n+掺杂区的每个拐角处进行离子注入，形成多个离子注入区域；所述离子注入区域贯穿所述原始n+掺杂区和所述原始p-掺杂区，并延伸至所述原始n型漂移层之中；s4：沿所述原始n+掺杂区的周向自所述原始n+掺杂区的边沿刻蚀至所述离子注入区域内，形成多边形环形沟槽，并形成n型漂移层、p-掺杂区、n+掺杂区和原始屏蔽层；s5：在步骤s4制备的产品上制备电极结构，并形成屏蔽层；所述屏蔽层分布在所述多边形环形沟槽的每个拐角处，且延伸至所述n+掺杂区的上表面和所述n型漂移层中。
11.在本发明的一个实施例中，步骤s5包括：s501：对所述多边形环形沟槽的表面氧化形成栅极氧化层，并形成所述屏蔽层；s502：在所述栅极氧化层上制备栅电极；s503：在所述n+掺杂区和位于所述n+掺杂区上表面的屏蔽层的表面沉积源极金属，形成源电极；s504：在所述衬底层的下表面制备漏电极。
12.在本发明的一个实施例中，步骤s3包括：s301：在所述原始n+掺杂区的上表面形成保护层；s302：在所述保护层上的拐角处开孔；s303：对开孔区域进行离子注入，形成多个分布在所述原始n+掺杂区的拐角位置处的离子注入区域；所述离子注入区域贯穿所述原始n+掺杂区和所述原始p-掺杂区，并延伸至所述原始n型漂移层之中；s304：移除所述保护层。
13.在本发明的一个实施例中，所述屏蔽层的掺杂类型为p+型掺杂。
14.在本发明的一个实施例中，步骤s502包括：在所述栅极氧化层上填充polysi，形成所述栅电极。
15.与现有技术相比，本发明的有益效果：本发明通过形成非连续性的p+屏蔽层从而引入极小的结型场效应晶体管（junction field-effect transistor，jfet）区，在保护沟槽底部氧化层不被击穿的同时提高了器件的电流通路并减小了导通电阻，由于与源区相连接的屏蔽层相较带有连续型屏蔽层umosfet大幅减小，极大程度上减小了栅源电容cgs。
附图说明
16.图1是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet无电极结构的结构示意图；图2是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet无电极结构的四分之一结构示意图；图3是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的剖面结构示意图；图4是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的制备方法的步骤s1制备的产品的结构示意图；图5是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的制备方法的步骤s3制备的产品的结构示意图；图6是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的制备方法的步骤s4制备的产品的结构示意图；图7是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的制备方法的步骤s502制备的产品的结构示意图；图8是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的制备方法的步骤s504制备的产品的结构示意图；图9是现有技术的不带屏蔽层的umosfet的开启瞬间的仿真图；图10是现有技术带有连续型屏蔽层的umosfet的开启瞬间的仿真图；图11是本发明实施例的一种带有非连续型p+屏蔽层的sic umosfet的开启瞬间的仿真图。
17.附图标记：1：衬底层；2：n型漂移层；3：p-掺杂区；4：n+掺杂区；5：p+柱；6：屏蔽层；7：离子注入区域；8：栅极氧化层；9：栅电极；10：源电极；11：漏电极；201：原始n型漂移层；301：原始p-掺杂区；401：原始n+掺杂区；601：原始屏蔽层。
具体实施方式
18.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
19.实施例一请参见图1、图2和图3，一种带有非连续型p+屏蔽层的sic umosfet，包括：衬底层1、n型漂移层2、p-掺杂区3、n+掺杂区4、多边形环形沟槽、多个屏蔽层6、p+柱5和电极结构。
20.n型漂移层2位于衬底层1的上表面；p-掺杂区3位于n型漂移层2的表层中；n+掺杂
区4位于p-掺杂区3的表层中；多边形环形沟槽位于n+掺杂区4的四周，多边形环形沟槽的深度大于n+掺杂区4和p-掺杂区3的厚度之和；多个屏蔽层6分别位于多边形环形沟槽的每个拐角处，且延伸至n+掺杂区4的上表面和n型漂移层2中；p+柱5位于n+掺杂区4的中部，p+柱5贯穿n+掺杂区4和p-掺杂区3，并延伸至n型漂移层2之中；电极结构与多边形环形沟槽、n+掺杂区4和衬底层1连接。
21.其中，p+柱5将p-掺杂区3与n+掺杂区4置于同电位。
22.具体地，电极结构包括：栅极氧化层8、栅电极9、源电极10和漏电极11。
23.栅极氧化层8覆盖在多边形环形沟槽的表面；栅电极9位于栅极氧化层8上；源电极10覆盖在n+掺杂区4上以及n+掺杂区4上表面的屏蔽层6上；漏电极11位于衬底层1的下表面。
24.优选地，屏蔽层6的掺杂类型为p+型掺杂，距栅极氧化层8底部深度为2.5微米处的屏蔽层6的掺杂浓度为1e17cm-3
，n+掺杂区4上表面的屏蔽层6的掺杂浓度为2e19cm-3
。衬底层1的材料为掺杂浓度为2e19cm-3
的n+型掺杂的4h-sic。n+掺杂区4的掺杂浓度为2e19cm-3
，p+柱5的掺杂浓度为2e19cm-3
。p-掺杂区3的掺杂浓度为8e16cm-3
，栅电极9材料为多晶硅（polycrystalline silicon，polysi）。
25.其中，由si原子层和c原子层构成的基本si-c双原子层作为基本结构层，以“abcbabcb
…”
序列进行周期性堆放，由此形成的碳化硅（sic）晶体称为4h-sic。其中数字4表示一个周期内si-c双原子层数，“h”代表六角晶型。p-为p型轻掺杂，n+为n型重掺杂。
26.本实施例中，多边形环形沟槽为四边形环形沟槽，四边形环形沟槽的底部位于n型漂移层2之中。屏蔽层6为四个，四个屏蔽层6分别位于四边形环形沟槽的四个拐角处，四个屏蔽层6间隔设置且相互对称。
27.请参见图9~图11，图中，id表示漏电极电流，vd表示漏电极电压，vg表示栅电极电压。从图中就可以比较现有技术的不带屏蔽层的umosfet、现有技术的带有连续型屏蔽层umosfet和本实施例的非连续型屏蔽层umosfet的功耗、米勒平台长度、cgs和cgd（栅漏电容）的大小关系。将三者的电流导通能力调整到相同水平下，三者的功耗分别为81.42e-6j（带有连续型屏蔽层umosfet）、29.764e-6j（非连续型屏蔽层umosfet）、36.761e-6j（不带屏蔽层的umosfet），对得到的功耗进行归一化处理后功耗分别为11.523（带有连续型屏蔽层umosfet）、11.757（非连续型屏蔽层umosfet）、17.314（不带屏蔽层的umosfet）。
28.本实施例中的结构通过在n型漂移层2上形成非连续性的多个屏蔽层6，引入极小jfet区，器件没有屏蔽层的中间部分与多个屏蔽层6能够形成有jfet区和没有jfet区的并联状态，在保护沟槽底部氧化层不被击穿的同时提高了器件的电流通路并减小了导通电阻，增强了器件的导通能力。同时，由于与源区相连接的屏蔽层相较带有连续型屏蔽层的umosfet大幅减小，极大程度上优化了cgs。此外，相对于不带屏蔽层的传统umosfet，优化了米勒电容cgd，米勒平台的长度明显减小，米勒平台得到了明显的优化。与连续性屏蔽层umosfet相比，虽然cgd受到影响，导致开关过程中米勒平台略微增大，但是米勒平台差距极小，米勒效应几乎不受影响。
29.实施例二请参见图4~图8所示，一种带有非连续型p+屏蔽层的sic umosfet的制备方法，包括以下步骤：
s1：在衬底层1上生长原始n型漂移层201；在原始n型漂移层201中离子注入，形成原始p-掺杂区301和原始n+掺杂区401；原始p-掺杂区301位于原始n型漂移层201的表层中，原始n+掺杂区401位于原始p-掺杂区301的表层中。具体地，在原始n型漂移层201表面离子注入形成原始p-掺杂区301，然后继续在表面离子注入形成原始n+掺杂区401，如图4所示。
30.优选地，衬底层1材料为n+型掺杂的4h-sic，掺杂浓度为2e19cm-3
。示例的，先离子注入受主杂质（硼）形成原始p-掺杂区301，然后再离子注入施主杂质（磷）形成原始n+掺杂区401。
31.s2：在原始n+掺杂区401的中部进行离子注入，形成p+柱5；p+柱5贯穿原始n+掺杂区401和原始p-掺杂区301，并延伸至原始n型漂移层201之中。其中，p+柱5将原始p-掺杂区301与原始n+掺杂区401置于同电位。
32.具体的，p+柱5为离子注入形成的p+掺杂区，p+柱5位于原始n+掺杂区401的最中间的位置，底部位于原始n型漂移层201之中。优选地，p+柱5的掺杂浓度为2e19cm-3
。
33.s3：在原始n+掺杂区401的每个拐角处进行离子注入，形成多个离子注入区域7；离子注入区域7贯穿原始n+掺杂区401和原始p-掺杂区301，并延伸至原始n型漂移层201之中，如图5所示。
34.具体地，步骤s3包括s301-s304：s301：在原始n+掺杂区401的上表面形成保护层。
35.s302：在保护层上的拐角处开孔。
36.s303：对开孔区域进行离子注入，形成多个分布在原始n+掺杂区401的拐角位置处的离子注入区域7；离子注入区域7贯穿原始n+掺杂区401和原始p-掺杂区301，并延伸至原始n型漂移层201之中；其中，每个离子注入区域7可以进行多次注入形成。
37.s304：移除保护层。
38.在本实施例中，四个离子注入区域7分别位于原始n+掺杂区401的四个拐角处，四个离子注入区域7间隔分布且互相对称。离子注入区域7的底部在原始n型漂移层201之中。四个离子注入区域7可以通过多次离子注入形成不同的掺杂浓度。
39.s4：沿原始n+掺杂区401的周向自原始n+掺杂区401的边沿开始刻蚀至离子注入区域内，形成多边形环形沟槽，并形成n型漂移层2、p-掺杂区3、n+掺杂区4和原始屏蔽层601，如图6所示。
40.在本实施例中，多边形环形沟槽为四边形环形沟槽，四个原始屏蔽层601分布在四边形环形沟槽的每个拐角处，且覆盖四个拐角的侧表面和下表面。四个原始屏蔽层601间隔分布且互相对称。
41.优选地，p-掺杂区3的掺杂浓度为8e16cm-3
，n+掺杂区4的掺杂浓度为2e19cm-3
。
42.s5：在步骤s4制备的产品上制备电极结构，并形成屏蔽层6；屏蔽层6分布在多边形环形沟槽的每个拐角处，且延伸至n+掺杂区4的上表面和n型漂移层2中。
43.具体地，步骤s5包括s501-s504：s501：对多边形环形沟道的表面氧化形成栅极氧化层8，栅极氧化层8下方的原始屏蔽层为屏蔽层6。距栅极氧化层8底部深度为2.5微米处的屏蔽层6的掺杂浓度为1e17cm-3
，n+掺杂区4上表面的屏蔽层6的掺杂浓度为2e19cm-3
。
44.s502：在栅极氧化层8上制备栅电极9。
45.具体地，步骤s502的具体步骤为在栅极氧化层8上填充polysi，形成栅电极9，如图7所示。
46.s503：在n+掺杂区4和位于n+掺杂区4上表面的屏蔽层6的表面沉积源极金属，形成源电极10。
47.s504：在衬底层1的下表面制备漏电极11，如图8所示，制备完成得到实施例一的sicumosfet。
48.在本实施例中，多边形环形沟槽为四边形环形沟槽，四个屏蔽层6分布在四边形环形沟槽的每个拐角处，且覆盖四个拐角的侧表面和下表面。四个屏蔽层6间隔分布且互相对称。
49.通过本实施例的方法制备的带有非连续型p+屏蔽层的sic umosfet，在n型漂移层2上形成非连续性的p+屏蔽层6，引入极小jfet区，优化了传统umosfet在沟槽底部易击穿的缺点，并同时解决了连续型p+屏蔽层器件导通电阻大、电流通路小的问题。此外，相对于不带屏蔽层的传统umosfet，优化了米勒电容cgd，米勒平台的长度明显减小，米勒平台得到了明显的优化；相对于带有连续型屏蔽层的umosfet，大幅减小了于与源区相连接的屏蔽层，极大程度上优化了cgs，虽然cgd受到影响，导致开关过程中米勒平台略微增大，但是米勒平台差距极小，米勒效应几乎不受影响。
50.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

技术特征：
1.一种带有非连续型p+屏蔽层的sic umosfet，其特征在于，包括：衬底层（1）；n型漂移层（2），位于所述衬底层（1）的上表面；p-掺杂区（3），位于所述n型漂移层（2）的表层中；n+掺杂区（4），位于所述p-掺杂区（3）的表层中；多边形环形沟槽，位于所述n+掺杂区（4）的四周，深度大于所述n+掺杂区（4）和所述p-掺杂区（3）的厚度之和；多个屏蔽层（6），分别位于所述多边形环形沟槽的每个拐角处，且延伸至所述n+掺杂区（4）的上表面和所述n型漂移层（2）中；p+柱（5），位于所述n+掺杂区（4）的中部，贯穿所述n+掺杂区（4）和所述p-掺杂区（3），并延伸至所述n型漂移层（2）之中；电极结构，与所述多边形环形沟槽、所述n+掺杂区（4）和所述衬底层（1）连接。2.根据权利要求1所述的一种带有非连续型p+屏蔽层的sicumosfet，其特征在于，所述电极结构包括：栅极氧化层（8），覆盖在所述多边形环形沟槽的表面；栅电极（9），位于所述栅极氧化层（8）上；源电极（10），覆盖在所述n+掺杂区（4）上以及所述n+掺杂区（4）上表面的屏蔽层（6）上；漏电极（11），位于所述衬底层（1）的下表面。3.根据权利要求1所述的一种带有非连续型p+屏蔽层的sic umosfet，其特征在于，所述屏蔽层（6）的掺杂类型为p+型掺杂。4.根据权利要求1所述的一种带有非连续型p+屏蔽层的sic umosfet，其特征在于，所述衬底层（1）的材料为n+型掺杂的4h-sic。5.根据权利要求2所述的一种带有非连续型p+屏蔽层的sic umosfet，其特征在于，所述栅电极（9）的材料为polysi。6.一种带有非连续型p+屏蔽层的sic umosfet的制备方法，其特征在于，应用于制备权利要求1~5任一项所述的带有非连续型p+屏蔽层的sic umosfet，包括以下步骤：s1：在衬底层（1）上生长原始n型漂移层（201）；在所述原始n型漂移层（201）中离子注入，形成原始p-掺杂区（301）和原始n+掺杂区（401）；所述原始p-掺杂区（301）位于所述原始n型漂移层（201）的表层中，所述原始n+掺杂区（401）位于所述原始p-掺杂区（301）的表层中；s2：在所述原始n+掺杂区（401）的中部进行离子注入，形成p+柱（5）；所述p+柱（5）贯穿所述原始n+掺杂区（401）和所述原始p-掺杂区（301），并延伸至所述原始n型漂移层（201）之中；s3：在所述原始n+掺杂区（401）的每个拐角处进行离子注入，形成多个离子注入区域（7）；所述离子注入区域（7）贯穿所述原始n+掺杂区（401）和所述原始p-掺杂区（301），并延伸至所述原始n型漂移层（201）之中；s4：沿所述原始n+掺杂区（401）的周向自所述原始n+掺杂区（401）的边沿刻蚀至所述离子注入区域（7）内，形成多边形环形沟槽，并形成n型漂移层（2）、p-掺杂区（3）、n+掺杂区（4）
和原始屏蔽层（601）；s5：在步骤s4制备的产品上制备电极结构，并形成屏蔽层（6）；所述屏蔽层（6）分布在所述多边形环形沟槽的每个拐角处，且延伸至所述n+掺杂区（4）的上表面和所述n型漂移层（2）中。7.根据权利要求6所述的一种带有非连续型p+屏蔽层的sic umosfet的制备方法，其特征在于，步骤s5包括：s501：对所述多边形环形沟槽的表面氧化，形成栅极氧化层（8），并形成所述屏蔽层（6）；s502：在所述栅极氧化层（8）上制备栅电极（9）；s503：在所述n+掺杂区（4）和位于所述n+掺杂区（4）上表面的屏蔽层（6）的表面沉积源极金属，形成源电极（10）；s504：在所述衬底层（1）的下表面制备漏电极（11）。8.根据权利要求6所述的一种带有非连续型p+屏蔽层的sic umosfet的制备方法，其特征在于，步骤s3包括：s301：在所述原始n+掺杂区（401）的上表面形成保护层；s302：在所述保护层上的拐角处开孔；s303：对开孔区域进行离子注入，形成多个分布在所述原始n+掺杂区（401）的拐角位置处的离子注入区域（7）；所述离子注入区域（7）贯穿所述原始n+掺杂区（401）和所述原始p-掺杂区（301），并延伸至所述原始n型漂移层（201）之中；s304：移除所述保护层。9.根据权利要求6所述的一种带有非连续型p+屏蔽层的sic umosfet的制备方法，其特征在于，所述屏蔽层（6）的掺杂类型为p+型掺杂。10.根据权利要求7所述的一种带有非连续型p+屏蔽层的sic umosfet的制备方法，其特征在于，步骤s502包括：在所述栅极氧化层（8）上填充polysi，形成所述栅电极（9）。

技术总结
本发明涉及一种带有非连续型P+屏蔽层的SiC UMOSFET及其制备方法，UMOSFET包括：衬底层；N型漂移层，位于衬底层的上表面；P-掺杂区位于N型漂移层的表层中；N+掺杂区位于P-掺杂区的表层中；多边形环形沟槽，位于N+掺杂区的四周，深度大于N+掺杂区和P-掺杂区的厚度之和；多个屏蔽层，分别位于多边形环形沟槽的每个拐角处；P+柱，位于N+掺杂区的中部，贯穿N+掺杂区和P-掺杂区，并延伸至N型漂移层之中。本发明还提供一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法。本发明的UMOSFET在保护沟槽底部氧化层不被击穿的同时提高了器件的电流通路，并减小了导通电阻。并减小了导通电阻。并减小了导通电阻。


技术研发人员：宋庆文 王晨谕 李靖域 袁昊 汤晓燕 张玉明 何晓宁 肖雨佳
受保护的技术使用者：陕西半导体先导技术中心有限公司
技术研发日：2023.07.14
技术公布日：2023/8/13