像素电路、驱动电路及其驱动方法与流程

1.本技术涉及显示技术领域，特别是涉及像素电路、驱动电路、像素电路的驱动方法及驱动电路的驱动方法。


背景技术：

2.有机发光二极管(organic light emitting diode，oled)具有自发光、响应快、色域宽、视角大、亮度高等特点，能够制作薄型化显示装置、以及柔性显示装置，而逐渐成为目前显示技术领域研究的重点。有机发光二极管需要电流驱动，应用在显示领域时，通过控制像素电路中的驱动晶体管向有机发光二极管提供驱动电流以使得有机发光二极管发光，而且需要向有机发光二极管提供稳定的驱动电流以保证在应用中的显示性能。而像素电路中的驱动晶体管在长期工作后会存在阈值电压漂移的问题，影响显示效果。
3.相关技术中，为了解决驱动晶体管长期工作后阈值电压出现偏移或滞后的问题，通过引入一个额外的信号对驱动晶体管进行复位，但是这无疑增加了布线(layout)难度以及工艺制造难度，降低良率，还增加了信号密度，使得各信号间的寄生电容增大，增大了功耗。


技术实现要素：

4.基于此，有必要针对上述技术问题，提供一种像素电路、驱动电路、像素电路的驱动方法及驱动电路的驱动方法，在不额外引入信号的条件下，解决驱动晶体管长期工作后阈值电压偏移的问题，以降低良率和功耗。
5.第一方面，本技术提供了一种像素电路，所述像素电路包括：
6.驱动晶体管，用于生成驱动电流，以驱动发光元件发光；
7.数据写入模块，所述数据写入模块的第一端与所述驱动晶体管的第一端电连接，所述数据写入模块的控制端用于接收第一扫描信号，所述数据写入模块的第二端用于接收数据信号；其中，所述驱动晶体管的第一端用于接收电源电压；
8.存储模块，分别与所述驱动晶体管的栅极、所述驱动晶体管的第一端电连接；
9.偏置调节模块，所述偏置调节模块的第一端用于接收所述数据信号，所述偏置调节模块的控制端用于接收第二扫描信号，所述偏置调节模块的第二端与所述驱动晶体管的第一端电连接；其中，所述第一扫描信号和所述第二扫描信号在数据写入阶段同时输出有效电平。
10.第二方面，本技术提供了一种驱动电路，所述驱动电路包括：
11.上述第一方面提供的像素电路；
12.栅极驱动电路，分别与所述像素电路的数据写入模块的控制端、所述偏置调节模块的控制端电连接，用于同时向所述数据写入模块提供第一扫描信号，以及向偏置调节模块提供所述第二扫描信号。
13.第三方面，本技术提供了一种像素电路的驱动方法，应用于上述第一方面提供的
像素电路，所述像素电路的驱动方法包括数据写入阶段和保持阶段；其中，
14.在所述数据写入阶段，所述像素电路的数据写入模块在第一扫描信号的控制下以及所述像素电路的偏置调节模块在第二扫描信号的控制下同时接收数据信号，并将接收到的所述数据信号写入至驱动节点，所述像素电路的存储模块存储所述驱动节点在写入所述数据信号时的第一电位；其中，所述驱动节点为所述数据写入模块与所述像素电路的驱动晶体管的第一端之间的连接点，所述驱动晶体管的第一端用于接收电源电压；
15.在所述保持阶段，所述像素电路的偏置调节模块在第二扫描信号的控制下接收所述数据信号，对所述驱动晶体管的第一端进行复位以调节驱动晶体管的偏置状态。
16.第四方面，本技术提供了一种驱动电路的驱动方法，应用于第二方面提供的驱动电路，所述驱动电路的驱动方法包括数据写入阶段；其中，
17.在所述数据写入阶段的子阶段，所述驱动电路中栅极驱动电路的节点控制模块的两个控制端分别对应接收第一时钟信号和第二时钟信号，所述节点控制模块的多个输入端分别对应接收第一电源信号、第二电源信号、输入信号和所述第一时钟信号，以在所述第一时钟信号、所述第二时钟信号的控制下，根据所述第一电源信号、第二电源信号和所述输入信号控制第一节点的第一节点电压和第二节点的第二节点电压，以使所述栅极驱动电路的第一输入模块在所述第二时钟信号的控制下，输出第二扫描信号，以及使所述栅极驱动电路的第二输出模块在第三时钟信号的控制下，输出第一扫描信号。
18.本技术实施例提供的像素电路、驱动电路及其驱动方法，其中像素电路包括驱动晶体管、数据写入模块、存储模块和偏置调节模块，数据写入模块用于在第一扫描信号的控制下将数据信号写入驱动晶体管的第一端，偏置调节模块用于在第二扫描信号的控制下将数据信号写入驱动晶体管的第一端，其中，第一扫描信号和第二扫描信号在数据写入阶段同时输出有效电平，由于偏置调节模块复用了数据写入模块的数据信号，因此，无需额外引入一个信号，也能对驱动晶体管的偏置状态进行调节，改善了驱动管长期工作后特性偏移或滞后现象，使得在一帧内发光元件的电流更加稳定，从而降低低频显示下的闪烁现象，提高了显示效果，还降低了工艺难度和功耗，提高了良率。
附图说明
19.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为一种像素电路的结构示意图；
21.图2为本技术实施例提供的一种像素电路的结构示意图；
22.图3为本技术实施例提供的一种像素电路的信号时序示意图；
23.图4为本技术实施例提供的另一种像素电路的结构示意图；
24.图5为本技术实施例提供的另一种像素电路的结构示意图；
25.图6为本技术实施例提供的另一种像素电路的结构示意图；
26.图7为本技术实施例提供的另一种像素电路的结构示意图；
27.图8为本技术实施例提供的另一种像素电路的结构示意图；
28.图9为本技术实施例提供的另一种像素电路中各信号的时序示意图；
29.图10为本技术实施例提供的另一种像素电路的结构示意图；
30.图11为本技术实施例提供的另一种像素电路的结构示意图；
31.图12为本技术实施例提供的另一种像素电路的结构示意图；
32.图13为本技术实施例提供的一种驱动电路的结构示意图；
33.图14为本技术实施例提供的一种栅极驱动电路的结构示意图；
34.图15为本技术实施例提供的栅极驱动电路中各信号的时序示意图；
35.图16为本技术实施例提供的另一种栅极驱动电路的结构示意图；
36.图17为本技术实施例提供的另一种栅极驱动电路的结构示意图；
37.图18为本技术实施例提供的另一种栅极驱动电路的结构示意图；
38.图19为本技术实施例提供的另一种栅极驱动电路的结构示意图；
39.图20为本技术实施例提供的另一种栅极驱动电路的结构示意图；
40.图21为本技术实施例提供的一种驱动电路的结构示意图；
41.图22为本技术实施例提供的栅极驱动电路中各信号的时序示意图；
42.图23为本技术实施例提供的图20所示栅极驱动电路在图22所示时序下的状态示意图；
43.图24为本技术实施例提供的栅极驱动电路中各信号的时序示意图；
44.图25为本技术实施例提供的图20所示种栅极驱动电路在图24所示时序下的状态示意图；
45.图26为本技术实施例提供的栅极驱动电路中各信号的时序示意图；
46.图27为本技术实施例提供的图20所示种栅极驱动电路在图26所示时序下的状态示意图。
47.附图标记说明：
48.10-数据写入模块，20-存储模块，30-偏置调节模块，40-第一初始化模块，50-第一发光控制模块，60-第二发光控制模块，70-第二初始化模块，80-阈值补偿模块，90-栅极驱动电路，910-第一级栅极驱动电路，920-第二级栅极驱动电路，930-第三级栅极驱动电路，940-第四级栅极驱动电路，100-节点控制模块，200-第一输出模块，300-第二输出模块。
具体实施方式
49.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
50.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
51.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一晶体管称为第二晶体管，且类似地，可将第二晶体管称为第一晶体管。第一晶体管和第二晶体管两者都是晶体管，但其不是同一晶
体管。
52.可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
53.可以理解，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。
54.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
55.图1为相关技术提供的一种像素电路的结构示意图。如图1所示，像素电路包括驱动晶体管t1’、数据写入晶体管t2’、偏置调节晶体管t3’和存储电容c’。驱动晶体管t1’的第一端与第一节点n1’电连接，驱动晶体管t1’的控制端与第二节点n2电连接，驱动晶体管t1’的第二端与发光元件d’电连接。驱动晶体管t1’长时间工作在偏置状态时会导致阈值偏移，影响显示效果，因此，通过引入一个偏置调节信号dvh，利用偏置调节晶体管t3’在像素电路工作的部分时刻向驱动晶体管t1’的第一端写入偏置调节信号dvh，调整驱动晶体管t1’的偏置状态。但是，偏置调节信号dvh需要额外的一个驱动电路产生，不仅会增加layout难度和工艺制造难度，降低良率，还会增加偏置调节信号dvh与数据写入信号vdata’之间的寄生电容，增加功耗，影响显示效果。
56.基于上述技术问题，发明人研究发现，可以复用像素电路中的已有信号，以调整驱动晶体管的偏置导通状态，从而无需额外引入一个偏置调节信号dvh，提高了良率，降低了功耗。基于此，发明人进一步研究出本技术实施例的技术方案。具体的，本技术实施例提供的一种像素电路，包括驱动晶体管、数据写入模块、存储模块和偏置调节模块；其中，驱动晶体管用于生成驱动电流以驱动发光元件发光；数据写入模块的第一端与驱动晶体管的第一端电连接，数据写入模块的控制端用于接收第一扫描信号，数据写入模块的第二端用于接收数据信号；其中，驱动晶体管的第一端用于接收电源电压；存储模块，与驱动晶体管的栅极电连接；偏置调节模块的第一端用于接收数据信号，偏置调节模块的控制端用于接收第二扫描信号，偏置调节模块的第二端与驱动晶体管的第一端电连接；其中，第一扫描信号和第二扫描信号在数据写入阶段同时输出有效电平。
57.采用上述技术方案，利用数据信号调整驱动晶体管的偏置导通状态，复用了像素电路中的数据信号，从而无需额外引入一个偏置调节信号，降低了layout难度和工艺制造难度，进而提高了良率，并且降低了信号密度，消除了偏置调节信号与数据信号之间的寄生电容，降低了功耗，提高了显示效果。
58.以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
59.图2为本技术实施例提供的一种像素电路的结构示意图。参见图2，该像素电路包括驱动晶体管t1、数据写入模块10、存储模块20和偏置调节模块30。其中，驱动晶体管t1用于生成驱动电流，以驱动发光元件d发光。示例性的，发光元件可以为有机发光二极管
(oled)。数据写入模块10的第一端与驱动晶体管t1的第一端电连接，数据写入模块10的控制端用于接收第一扫描信号sn，数据写入模块10的第二端用于接收数据信号data；其中，驱动晶体管t1的第一端用于接收电源电压elvdd。存储模块20分别与驱动晶体管10的栅极、驱动晶体管10的第一端电连接。偏置调节模块30的第一端用于接收数据信号data，偏置调节模块30的控制端用于接收第二扫描信号sp，偏置调节模块30的第二端与驱动晶体管t1的第一端电连接；其中，第一扫描信号sn和第二扫描信号sp在数据写入阶段同时输出有效电平。偏置调节模块30通过复用数据信号data，无需额外引入一个dvh信号，可降低功耗和信号密度，提高良率和显示效果。在数据写入阶段，第一扫描信号sn和第二扫描信号sp同时输出有效电平时，数据写入模块10和偏置调节模块30同时向驱动晶体管的第一端写入数据信号data，保证了数据信号data写入过程的可靠性和有效性，有利于提高显示效果。
60.图3为本技术实施例提供的一种像素电路的信号时序示意图。如图3所示，在数据写入阶段，第一扫描信号sn和第二扫描信号sp同时输出有效低电平。在实际应用中，第一扫描信号sn和第二扫描信号sp输出的有效电平也可以是高电平，可以数据写入模块10和偏置调节模块30中的具体器件类型确定，在此不做任何限定。
61.图4为本技术实施例提供的另一种像素电路的结构示意图。如图4所示，数据写入模块10可以包括数据写入晶体管t2，存储模块20可以包括存储电容cst，偏置调节模块30可以包括偏置调节晶体管t3。其中，数据写入晶体管t2的第一端用于接收数据信号data，数据写入晶体管t2的控制端用于接收第一扫描信号sn，数据写入晶体管t2的第二端与驱动晶体管t1的第一端电连接。存储电容cst的第一端与驱动晶体管t1的第一端电连接，存储电容cst的第二端与驱动晶体管t1的栅极电连接。偏置调节晶体管t3的第一端与驱动晶体管t1的第一端电连接，偏置调节晶体管t3的控制端用于接收第二扫描信号sp，偏置调节晶体管t3的第二端用于接收数据信号data。
62.可选地，第二扫描信号sp的频率高于第一扫描信号sn的频率。示例性的，第二扫描信号sp的频率可以为第一扫描信号sn的整数倍。例如，图3所示的第二扫描信号sp的频率为第一扫描信号sn的2倍。
63.如此可以对驱动晶体管t1进行高频复位，以改善驱动晶体管t1长期工作后特性发生偏移或滞后的问题，使得一帧内发光元件d的电流更稳定，从而降低低频显示下的闪烁现象，改善图像质量。
64.可选地，在保持(hold)阶段，第二扫描信号sp具有有效电平，第一扫描信号sn为无效电平信号。示例性的，如图3所示，在保持阶段，第二扫描信号sp具有有效低电平，第一扫描信号sn为无效高电平信号。在实际应用中，有效电平可以为高电平，则在保持阶段，第二扫描信号sp具有有效高电平，第一扫描信号sn为无效低电平信号，具体可以根据数据写入模块10和偏置调节模块30中的具体器件类型确定，在此不做限定。基于此能够对驱动晶体管t1进行高频复位，提高显示效果。
65.图5为本技术实施例提供的另一种像素电路的结构示意图。图6为本技术实施例提供的另一种像素电路的结构示意图。如图5和图6所示，该像素电路包括驱动晶体管t1、数据写入模块10、存储模块20、偏置调节模块30和第一初始化模块40。其中，第一初始化模块40的控制端用于接收第二扫描信号sp，第一初始化模块40的第一端分别与驱动晶体管t1的第二端、发光元件d的阳极电连接，第一初始化模块40的第二端用于接收第一初始化信号
vint1。
66.具体地，第一初始化模块40可以包括第一初始化晶体管t4，第一初始化晶体管t4的控制端用于接收第二扫描信号sp，第一初始化晶体管t4的第一端分别与驱动晶体管t1的第二端、发光元件d的阳极电连接，第一初始化晶体管t4的第二端用于接收第一初始化信号vint1。
67.第一初始化模块40用于在第二扫描信号sp的控制下，根据第一初始化模块vint1对发光元件d的阳极进行复位。基于此，可以减小高低频之间因一帧内阳极复位次数不同导致的亮度差异，提高了显示效果。
68.图7为本技术实施例提供的另一种像素电路的结构示意图。图8为本技术实施例提供的另一种像素电路的结构示意图。如图7和图8所示，该像素电路包括驱动晶体管t1、数据写入模块10、存储模块20、偏置调节模块30、第一发光控制模块50和第二发光控制模块60。其中，第一发光控制模块50的控制端用于接收发光控制信号emit，第一发光控制模块50的第一端与驱动晶体管t1的第一端电连接，第一发光控制模块50的第二端用于接收电源电压elvdd。
69.具体的，第一发光控制模块50可以包括第一发光控制晶体管t5，第一发光控制晶体管t5的控制端用于接收发光控制信号emit，第一发光控制晶体管t5的第一端与驱动晶体管t1的第一端电连接，第一发光控制晶体管t5的第二端用于接收电源电压elvdd。
70.第一发光控制模块50用于在发光控制信号emit的控制下，控制电源电压elvdd与驱动晶体管t1之间的通断。基于此，可以利用第一发光控制模块50实现对驱动晶体管t1的有效控制，以提高显示效果。
71.第二发光控制模块60的控制端用于接收发光控制信号emit，第二发光控制模块60的第一端与发光元件d的阳极电连接，第二发光控制模块60的第二端与驱动晶体管t1的第二端电连接。
72.具体的，第二发光控制模块60可以包括第二发光控制晶体管t6，第二发光控制晶体管t6的控制端用于接收发光控制信号emit，第二发光控制晶体管t6的第一端与发光元件d的阳极电连接，第二发光控制晶体管t6的第二端与驱动晶体管t1的第二端电连接。
73.第二发光控制模块60用于在发光控制信号emit的控制下，控制驱动晶体管t1与发光元件d之间的通断。基于此，可以利用第二发光控制模块60实现对驱动晶体管t1驱动发光元件d发光的有效控制，以提高显示效果。
74.可选地，在第二扫描信号sp的电平状态为第一电平的情况下，发光控制信号emit的电平状态为第二电平。其中，第一电平和第二电平相反。基于此，在保持阶段，发光元件d处于不发光状态，以便对发光元件d的阳极电压进行复位，进而减小高低频之间因一帧内阳极复位次数不同导致的亮度差异，提高了显示效果。示例性的，在图3中，第一电平为低电平，第二电平为高电平。在实际应用中，第一电平可以为高电平，第二电平可以为低电平，具体可以根据器件的类型进行设置，在此不做限定。
75.可选地，参见图3，发光控制信号emit的频率可以与第二扫描信号sp的频率相同，例如画面刷新频率为30hz时，发光控制信号emit和第二扫描信号sp的频率可以是60hz、1200hz、240hz等，在此不做限定。
76.图9为本技术实施例提供的另一种像素电路中各信号的时序示意图。参见图9，发
光控制信号emit的频率可以为第二扫描信号sp的频率的整数倍。示例性的，图9所示的发光控制信号emit的频率为第二扫描信号sp的频率的2倍。
77.图10为本技术实施例提供的另一种像素电路的结构示意图。图11为本技术实施例提供的另一种像素电路的结构示意图。如图10和图11所示，该相像素电路包括驱动晶体管t1、数据写入模块10、存储模块20、偏置调节模块30、第二初始化模块70和阈值补偿模块80。其中，第二初始化模块70的控制端用于接收第三扫描信号sn’，第二初始化模块70的第一端与驱动晶体管t1的栅极电连接，第二初始化模块70的第二端用于接收第二初始化信号vint2。
78.具体的，第二初始化模块70包括第二初始化晶体管t7，第二初始化晶体管t7的控制端用于接收第三扫描信号sn’，第二初始化晶体管t7的第一端与驱动晶体管t1的栅极电连接，第二初始化晶体管t7的第二端用于接收第二初始化信号vint2。
79.第二初始化模块70用于在第三扫描信号sn’的控制下，根据第二初始化信号vint2对驱动晶体管t1的栅极进行复位。基于此，可以利用第二初始化模块70对驱动晶体管t1的栅极进行复位，以保证驱动晶体管t1对发光元件d的正常驱动，保证显示性能。
80.阈值补偿模块80的控制端用于接收第一扫描信号sn，阈值补偿模块80的第一端与驱动晶体管t1的栅极电连接，阈值补偿模块80的第二端与驱动晶体管t1的第二端电连接。
81.具体的，阈值补偿模块80包括阈值补偿晶体管t8，阈值补偿晶体管t8的控制端用于接收第一扫描信号sn，阈值补偿晶体管t8的第一端与驱动晶体管t1的栅极电连接，阈值补偿晶体管t8的第二端与驱动晶体管t1的第二端电连接。
82.阈值补偿模块80用于在第一扫描信号sn的控制下，对驱动晶体管t1的阈值电压进行补偿，使驱动晶体管t1产生的驱动电流免受驱动晶体管t1的阈值电压的影响，提高显示面板的显示均一性。
83.图12为本技术实施例提供的另一种像素电路的结构示意图。参见图12，该像素电路包括驱动晶体管t1、数据写入模块10、存储模块20、偏置调节模块30、第一初始化模块40、第一发光控制模块50、第二发光控制模块60、第二初始化模块70和阈值补偿模块80。其中，数据写入模块10包括数据写入晶体管t2、存储模块20包括存储电容cst、偏置调节模块30包括偏置调节晶体管t3、第一初始化模块40包括第一初始化晶体管t4、第一发光控制模块50包括第一发光控制晶体管t5、第二发光控制模块60包括第二发光控制晶体管t6、第二初始化模块70包括第二初始化晶体管t7、阈值补偿模块80包括阈值补偿晶体管t8。
84.驱动晶体管t1的栅极分别与存储电容cst的第二端、第二初始化晶体管t7的第一端、阈值补偿晶体管t8的第一端电连接，驱动晶体管t1的第一端分别与数据写入晶体管t2的第二端、偏置调节晶体管t3的第一端、第一发光控制晶体管t5的第一端电连接，驱动晶体管t1的第二端分别与第二发光控制晶体管t6的第二端、阈值补偿晶体管t8的第二端电连接；存储电容cst的第一端与第一发光控制晶体管t5的第二端电连接，用于接收电源电压elvdd；数据写入晶体管t2的控制端用于接收第一扫描信号sn，数据写入晶体管t2的第一端用于接收数据信号data；偏置调节晶体管t3的控制端用于接收第二扫描信号sp，偏置调节晶体管t3的第二端用于接收数据信号data；第一初始化晶体管t4的第一端分别与第二发光控制晶体管t6的第一端、发光元件d的阳极电连接，第一初始化晶体管t4的控制端用于接收第二扫描信号sp，第一初始化晶体管t4的第二端用于接收第一初始化信号vint1；第一发光
控制晶体管t5的控制端用于接收发光控制信号emit；第二发光控制晶体管t6的控制端用于接收发光控制信号emit；第二初始化晶体管t7的控制端用于接收第三扫描信号sn’，第二初始化晶体管t7的第二端用于接收第二初始化信号vint2；阈值补偿晶体管t8的控制端用于接收第一扫描信号sn。
85.在本技术实施例中，上述各晶体管t1-t8可以为p型晶体管，各晶体管t1-t8的第一端为源极，各晶体管t1-t8的第二端为漏极。
86.综上所述，本技术实施例提供的像素电路，其中偏置调节模块30复用了数据写入模块10的数据信号data，无需额外引入一个dvh信号，也能对驱动晶体管t1的偏置状态进行调节，降低了工艺难度和功耗，提高了显示效果和良率。
87.基于上述实施例提供的像素电路，本技术还提供了一种像素电路的驱动方法，应用于上述任一实施例提供的像素电路，像素电路的具体内容可参见图2-图12及相关内容，在此不再赘述。该像素电路的驱动方法包括数据写入阶段和保持阶段。其中，在数据写入阶段，由于第一扫描信号sn和第二扫描信号sp在数据写入阶段同时输出有效电平，因此，像素电路的数据写入模块10在第一扫描信号sn的控制下接收数据信号data，并将接收到的数据信号data写入至驱动节点n2，于此同时，像素电路的偏置调节模块30也在第二扫描信号sp的控制下接收数据信号data，并将数据信号data写入至驱动节点n2，提高了数据信号data的有效性，有利于提高显示效果。像素电路的存储模块20存储驱动节点n2在写入数据信号data时的第一电位。其中，驱动节点n2为数据写入模块10与像素电路的驱动晶体管t1的第一端之间的连接点，驱动晶体管t1的第一端用于接收电源电压elvdd。在保持阶段，像素电路的偏置调节模块30在第二扫描信号sp的控制下接收数据信号data，对驱动晶体管t1的第一端进行复位以调节驱动晶体管t1的偏置状态，从而改善驱动晶体管t1长时间处于同一偏压后的特性偏移或滞后现象，使得在同一帧内发光元件d的电流更加稳定，进而降低了低频显示下的闪烁现象，提高了显示效果。
88.示例性的，以图3所示的信号时序为例，在数据写入阶段，第一扫描信号sn和第二扫描信号sp同时输出有效低电平，数据写入模块10和偏置调节模块30分别在第一扫描信号sn、第二扫描信号sp的控制下，向驱动节点n2写入数据信号data。存储模块20存储驱动节点n2写入数据信号data时的第一电位。在保持阶段，第一扫描信号sn保持高电平，第二扫描信号sp具有有效低电平时，偏置调节模块30在第二扫描信号sp的控制下对驱动晶体管t1的第一端进行复位，此时可将数据信号data设置为驱动晶体管t1的第一端需要复位的电压信号。
89.可选地，保持阶段包括多个保持子阶段。其中，在至少一个保持子阶段，偏置调节模块30在第二扫描信号sp的控制下接收数据信号data，对驱动晶体管t1的第一端进行复位以调节驱动晶体管t1的偏置状态，实现对驱动晶体管t1第一端的高频复位，改善了驱动晶体管t1长时间处于同一偏压后的特性偏移或滞后现象，使得在同一帧内发光元件d的电流更加稳定，进而降低了低频显示下的闪烁现象，提高了显示效果。在本技术实施例中，对保持阶段包括保持子阶段的数量，以及哪一个或多个保持子阶段的第二扫描信号sp具有有效电平不做限定，可以根据实际显示需求以及偏置调节需要进行相应地设置。
90.示例性的，以图6所示的信号时序为例，该保持阶段包括三个保持子阶段，分别为保持子阶段1、保持子阶段2和保持子阶段3，在保持子阶段2，第二扫描信号sp具有有效低电
平，在此情况下，偏置调节模块30在第二扫描信号sp的控制下，将数据信号data写入驱动晶体管t1的第一端，以调节驱动晶体管t1的偏置状态。在实际应用中，第二扫描信号sp可以在任一保持子阶段具有有效电平，在此不做任何限定。
91.上述实施例提供的像素电路的驱动方法，在数据写入阶段，像素电路的数据写入模块10在第一扫描信号sn的控制下，像素电路的偏置调节模块30在第二扫描信号sp的控制下，同时将数据信号data写入驱动晶体管t1的第一端，提高了数据信号data的有效性，保证了后续基于该数据信号data驱动发光元件d发光的有效性；在保持阶段，偏置调节模块30在第二扫描信号sp的控制下，再次将数据信号data写入驱动晶体管t1的第一端，从而改变驱动晶体管t1的偏置状态，由此可降低低频显示下的闪烁现象，提高显示效果。
92.图13为本技术实施例提供的一种驱动电路的结构示意图。本技术实施例还提供了一种驱动电路，如图13所示，该驱动电路包括上述任一实施例提供的像素电路以及栅极驱动电路90。其中，像素电路的具体结构可参见图2-图12及相关内容，在此不再赘述。栅极驱动电路90分别与像素电路的数据写入模块10的控制端、偏置调节模块30的控制端电连接，栅极驱动电路90用于同时向数据写入模块10提供第一扫描信号sn，以及向偏置调节模块30提供第二扫描信号sp。该驱动电路共用一个栅极驱动电路90，同时输出第一扫描信号sn和第二扫描信号sp，实现数据写入和偏置调节，无需额外一组单独的驱动电路来产生第二扫描信号sp，节省了边框，降低了功耗，提高了显示效果。
93.图14为本技术实施例提供的一种栅极驱动电路的结构示意图。如图14所示，该栅极驱动电路包括节点控制模块100、第一输出模块200、第二输出模块300。
94.节点控制模块100的两个控制端分别用于对应接收第一时钟信号sck1和第二时钟信号sck2，其中，节点控制模块100的控制端sck用于接收第一时钟信号sck1，节点控制模块100的控制端sckb用于接收第二时钟信号sck2。节点控制模块100的多个输入端分别用于对应接收第一电源信号pvgh、第二电源信号pvgl、输入信号in和第一时钟信号sck1，节点控制模块100的两个输出端分别对应连接第一节点n1和第二节点n2，节点控制模块100用于在第一时钟信号sck1、第二时钟信号sck2的控制下，根据第一电源信号pvgh、第二电源信号pvgl和输入信号in控制第一节点n1的第一节点电压、第二节点n2的第二节点电压。
95.第一输出模块200的两个控制端分别与第一节点n1和第二节点n2电连接，第一输出模块200的第一输出端与偏置调节模块30的控制端电连接，第一输出模块200用于根据接收到的第一节点电压、第二节点电压、第一电源信号pvgh和第二时钟信号sck2控制第一输出端输出第二扫描信号sp。
96.第二输出模块300的两个控制端分别与第一节点n1和第二节点n2，第二输出模块300的第二输出端与数据写入模块10的控制端电连接，第二输出模块300用于根据接收的第一节点电压、第二节点电压、第一电源信号pvgh和第三时钟信号sck3控制第二输出端输出第一扫描信号sn，其中，第二输出模块300的输入端rck用于接收第三时钟信号sck3。
97.上述栅极驱动电路包括节点控制模块100、第一输出模块200和第二输出模块300，通过节点控制模块100控制第一节点n1和第二节点n2的电压，在多个电源信号、多个时钟信号的控制下，实现同时输出第一扫描信号sp和第二扫描信号sn，实现了对于栅极驱动电路的复用，可用于像素电路实现数据写入和偏置调节，无需额外的一组驱动电路，降低了功耗，节省了layout空间，实现了窄边框，从而可提高显示效果。
98.图15为本技术实施例提供的三个时钟信号的时序示意图。如图15所示，在数据写入阶段的至少部分子阶段，第一时钟信号sck1和第二时钟信号sck2的电平状态相反。在保持阶段，持续提供与数据写入阶段相同的第一时钟信号sck1和第二时钟信号sck2，也就是在数据写入阶段和保持阶段，第一时钟信号sck1和第二时钟信号sck2的时序保持不变。并且第三时钟信号sck3在保持阶段为无效电平信号。基于此，栅极驱动电路在这三个时钟信号的控制下，同时输出第一扫描信号sn和第二扫描信号sp，且输出的第一扫描信号sn和第二扫描信号sp的频率不同，实现共用栅极驱动电路，降低边框和功耗。
99.图16为本技术实施例提供的另一种栅极驱动电路的结构示意图。如图16所示，该栅极驱动电路的第一输出模块200包括第一晶体管t1、第二晶体管t2和第一电容c1。其中，第一晶体管t1的控制端与第二节点n2电连接，第一晶体管t1的第一端用于接收第一电源信号pvgh，第一晶体管t1的第二端与第二晶体管t2的第一端电连接，第一晶体管t1的第二端作为第一输出端，用于输出第二扫描信号sp。第二晶体管t2的控制端与第一节点n1电连接，第二晶体管t2的第二端sckb用于接收第二时钟信号sck2。第一电容c1的第一端与第二晶体管t2的第一端电连接，第一电容c1的第二端与第二晶体管t2的控制端电连接。基于此，栅极驱动电路可以通过第一晶体管t1、第二晶体管t2和第一电容c1实现第二扫描信号sp的输出。
100.图17为本技术实施例提供的另一种栅极驱动电路的结构示意图。如图17所示，该栅极驱动电路的第二输出模块300包括第三晶体管t3、第四晶体管t4和第二电容c2。其中，第三晶体管t3的控制端与第二节点n2电连接，第三晶体管t3的第一端用于接收第一电源信号pvgh，第三晶体管t3的第二端与第四晶体管t4的第一端电连接，第三晶体管t3的第二端作为第二输出端，用于输出第一扫描信号sn。第四晶体管t4的控制端与第一节点n1电连接，第四晶体管的第二端rck用于接收第三时钟信号sck3。第二电容c2的第一端与第四晶体管t4的第一端电连接，第二电容c2的第二端与第四晶体管t4的控制端电连接。基于此，栅极驱动电路可以通过第三晶体管t3、第四晶体管t4和第一电容c2实现第一扫描信号sn的输出。
101.图18为本技术实施例提供的另一种栅极驱动电路的结构示意图。如图18所示，该栅极驱动电路的节点控制模块100包括第五晶体管t5、第六晶体管t6、第七晶体管t7和第八晶体管t8。其中，第五晶体管t5的控制端用于接收第二时钟信号sck2，第五晶体管t5的第一端与第六晶体管t6的第二端电连接，第五晶体管t5的第二端与第一节点n1电连接。第六晶体管t6的控制端与第二节点n2电连接，第六晶体管t6的第一端用于接收第一电源信号pvgh。第七晶体管t7的控制端与第一节点n1电连接，第七晶体管t7的第一端与第二节点n2电连接，第七晶体管t7的第二端用于接收第一时钟信号sck1。第八晶体管t8的控制端用于接收第一时钟信号sck1，第八晶体管t8的第一端与第二节点n2电连接，第八晶体管t8的第二端用于接收第二电源信号sck2。基于此，栅极驱动电路可以通过第五晶体管t5、第六晶体管t6、第七晶体管t7和第八晶体管t8对第一节点n1和第二节点n2的电压进行控制，以同时输出第一扫描信号sn和第二扫描信号sp，实现窄边款，降低功耗。
102.图19为本技术实施例提供的另一种栅极驱动电路的结构示意图。如图19所示，该栅极驱动电路还包括第三电容c3、第四电容c4、第九晶体管t9和第十晶体管t10。其中，第三电容c3的第一端用于接收第一电源信号pvgh，第三电容c3的第二端与第二节点n2电连接。第三电容c3用于存储第二节点n2的电位。第四电容c4的第一端用于接收第一电源信号
pvgh，第四电容c4的第二端与第二节点n2电连接。第四电容c3用于存储第二节点n2的电位。第九晶体管t9的控制端用于接收第一时钟信号sck1，第九晶体管t9的第一端用于接收启动信号sin，第九晶体管t9的第二端与第一节点n1电连接，第九晶体管t9的第二端用于在第一时钟信号sck1的控制下，根据启动信号sin输出输入信号in。第十晶体管t10的控制端用于接收第二电源信号pvgl，第十晶体管t10的第一端与第一节点n1电连接，第十晶体管t10的第二端与第一输出模块200的其中一个控制端连接。在第一节点n1的电压过低时，第十晶体管t10处于截止状态，从而可以防止过低的电压施加到第一输出模块200和第二输出模块300。
103.图20为本技术实施例提供的另一种栅极驱动电路的结构示意图。如图20所示，该栅极驱动电路包括节点控制模块100、第一输出模块200、第二输出模块300、第三电容c3、第四电容c4、第九晶体管t9和第十晶体管t10。其中，节点控制模块100包括第五晶体管t5、第六晶体管t6、第七晶体管t7和第八晶体管t8。第一输出模块200包括第一晶体管t1、第二晶体管t2和第一电容c1。第二输出模块300包括第三晶体管t3、第四晶体管t4和第二电容c2。
104.其中，第一晶体管t1的控制端与第二节点n2电连接，第一晶体管t1的第一端用于接收第一电源信号pvgh，第一晶体管t2的第二端分别与第一电容c1的第一端、第二晶体管t2的第一端电连接，第一晶体管t2的第二端作为第一输出端，用于输出第二扫描信号sp。第二晶体管t2的控制端分别与第一电容c1的第二端、第十晶体管t10的第二端电连接，第二晶体管t2的第二端sckb用于接收第二时钟信号sck2。
105.第三晶体管t3的控制端与第二节点n2电连接，第三晶体管t3的第一端与第四电容c4的第一端电连接，用于接收第一电源信号pvgh，第三晶体管t3的第二端分别与第二电容c2的第一端、第四晶体管t4的第一端电连接，第三晶体管t3的第二端作为第二输出端，用于输出第一扫描信号sn。第四晶体管t4的控制端与第一节点n1电连接，第四晶体管t4的第二端rck用于接收第三时钟信号sck3。第二电容c2的第二端与第一节点n1电连接。
106.第五晶体管t5的控制端sckb用于接收第二时钟信号sck2，第五晶体管t5的第一端与第六晶体管t6的第二端电连接，第五晶体管t5的第二端与第一节点n1电连接。第六晶体管t6的控制端与第二节点n2电连接，第六晶体管t6的第一端用于接收第一电源信号pvgh。第七晶体管t7的控制端与第一节点n1电连接，第七晶体管t7的第一端与第二节点n2电连接，第七晶体管t7的第二端sck用于接收第一时钟信号sck1。第八晶体管t8的控制端sck用于接收第一时钟信号sck1，第八晶体管t8的第一端与第二节点n2电连接，第八晶体管t8的第二端用于接收第二电源信号pvgl。
107.第九晶体管t9的控制端sck用于接收第一时钟信号sck1，第九晶体管t9的第一端用于接收启动信号sin，第九晶体管t9的第二端与第一节点n1电连接，用于输出输入信号in。第十晶体管t10的控制端用于接收第二电源信号pvgl，第十晶体管t10的第一端与第一节点n1电连接。第三电容c3的第一端用于接收第一电源信号pvgh，第三电容c3的第二端与第二节点n2电连接。第四电容c4的第一端用于接收第一电源信号pvgh，第四电容c4的第二端与第二节点n2电连接。
108.可选地，上述实施例提供的栅极驱动电路中各晶体管t1-t10可以为p型晶体管，各晶体管t1-t10的第一端为源极，各晶体管t1-t10的第二端为漏极。
109.图21为本技术实施例提供的一种驱动电路的结构示意图。如图21所示，该驱动电
路包括多个级联的栅极驱动电路，图21中示出四个级联的栅极驱动电路910、920、930和940。该驱动电路还包括第一时钟信号线ck1、第二时钟信号线ck2、第三时钟信号线ck3和第四时钟信号线ck4。其中，第一时钟信号线ck1用于提供第一时钟信号sck1，第二时钟信号线ck2用于提供第二时钟信号sck3，第三时钟信号线用于提供第二子时钟信号skc32，第四时钟信号线ck4用于提供第一子时钟信号sck31。其中，第三时钟信号sck3包括第一子时钟信号sck31和第二子时钟信号sck32，参见图15。
110.第i级栅极驱动电路(如图21所示的第一级栅极驱动电路910和第三级栅极驱动电路930)的第一控制端与第一时钟信号线ck1连接，以接收第一时钟信号sck1，第i级栅极驱动电路的第二控制端与第二时钟信号线ck2连接，以接收第二时钟信号sck2，第i级栅极驱动电路的第二输出模块与第四时钟信号线ck4连接，以接收第一子时钟信号sck31。第i+1级栅极驱动电路(如图21所示的第一级栅极驱动电路920和第四级栅极驱动电路940)的第一控制端与第二时钟信号线ck2连接，以接收第二时钟信号sck2，第i+1级栅极驱动电路的第二控制端与第一时钟信号线ck1连接，以接收第一时钟信号sck1，第i+1级栅极驱动电路的第二输出模块与第三时钟信号线ck3连接，以接收第二子时钟信号sck32。其中，i为大于或等于1的正整数。如图15所示，在数据写入阶段的至少部分子阶段，第一子时钟信号sck31与第二子时钟信号sck32的电平状态相反。该驱动电路中的每一级栅极驱动电路可对应连接一级像素电路，为对应的像素电路同时提供第一扫描信号sn和第二扫描信号sp，实现对同一级栅极驱动电路的复用，从而实现窄边框，降低功耗。
111.可选地，请继续参阅图15，在数据写入阶段，第一时钟信号sck1和第二子时钟信号sck2的电平状态相同，第二时钟信号sck2和第一子时钟信号sck31的电平状态相同。栅极驱动电路在三个时钟信号的控制下，实现同时输出第一扫描信号sn和第二扫描信号sp，以改善驱动晶体管的偏置状态，实现低耗和窄边框，提高显示效果。
112.可选地，请继续参见图21，第i级栅极驱动电路的第一输出端输出的第二扫描信号作为第i+1级栅极驱动电路的启动信号。其中，第一级栅极驱动电路910的启动信号sin由启动信号线stv提供。其中，i为大于或等于1的正整数。示例性的，第一级栅极驱动电路910的第一输出端输出的第二扫描信号sp(1)作为第二级栅极驱动电路920的启动信号sin。基于此，提高了驱动电路中各级栅极驱动电路输出的第二扫描信号sp的利用率，进一步降低了功耗。
113.可选地，请继续参见图21，第n-1级栅极驱动电路的第二输出端输出的第一扫描信号sn(n-1)可以作为第n级像素电路的第二初始化模块控制端接收的第三扫描信号，从而进一步地实现了驱动电路中各级栅极驱动电路输出的扫描信号，进一步降低了信号密度和功耗，实现了窄边框，提高了显示效果。
114.可选地，请继续参见图15，在数据写入阶段，第一时钟信号sck1和第二子时钟信号sck32的时序相同，第二时钟信号sck2和第一子时钟信号sck31的时序相同，基于此，可以输出相同的第一扫描信号sn和第二扫描信号sp。在保持阶段，第一子时钟信号sck31和第二时钟信号sck32为无效电平信号，第一时钟信号sck1和第二时钟信号sck2保持数据写入阶段的时序，由此能够输出无效的第一扫描信号sn以及有效的第二扫描信号sp，从而实现第二扫描信号sp的高频输出，进而对像素电路的驱动晶体管和发光元件阳极进行高频复位，实现栅极驱动电路的复用，实现了窄边框，降低了功耗。
115.基于上述实施例提供的驱动电路，本技术还提供了一种驱动电路的驱动方法，应用于上述任一实施例提供的驱动电路，该驱动电路的驱动方法包括数据写入阶段。其中，在数据写入阶段的子阶段，驱动电路中栅极驱动电路的节点控制模块100的两个控制端分别对应接收第一时钟信号sck1和第二时钟信号sck2，节点控制模块100的多个输入端分别对应接收第一电源信号pvgh、第二电源信号pvgl、输入信号in和第一时钟信号sck1，以在第一时钟信号sck1、第二时钟信号sck2的控制下，根据第一电源信号pvgh、第二电源信号pvgl和输入信号in控制第一节点n1的第一节点电压和第二节点n2的第二节点电压，以使栅极驱动电路的第一输入模块200在第二时钟信号sck2的控制下，输出第二扫描信号sp，以及使栅极驱动电路的第二输出模块300在第三时钟信号sck3的控制下，输出第一扫描信号sn。该驱动电路的驱动方法，在三个时钟信号、两个电源信号和输入信号的控制下，能够同时输出第一扫描信号sn和第二扫描信号sp，实现了驱动电路中栅极驱动电路的复用，从而能够实现窄边框，降低功耗。
116.可选地，数据写入阶段包括第一子阶段t1、第二子阶段t2和第三子阶段t3。在第一子阶段t1，节点控制模块100响应于有效的启动信号sin，接收具有有效电平的第一时钟信号sck1和具有无效电平的第二时钟信号sck2，以控制第一节点电压和第二节点电压，以使第一输出模块200输出具有无效电平的第二扫描信号sp，以及使第二输出模块300输出具有无效电平的第一扫描信号sn。在第二子阶段t2，节点控制模块100响应于无效的启动信号sin，接收具有无效电平的第一时钟信号sck1和具有有效电平的第二时钟信号sck2，以控制第一节点电压和第二节点电压，以使第一输出模块200输出具有有效电平的第二扫描信号sp，以及使第二输出模块300输出具有有效电平的第一扫描信号sn。在第三子阶段t3，节点控制模块100响应于无效的启动信号sin，接收具有有效电平的第一时钟信号sck1和具有无效电平的第二时钟信号sck2，以控制第一节点电压和第二节点电压，以使第一输出模块200输出具有无效电平的第二扫描信号sp，以及使第二输出模块300输出具有无效电平的第一扫描信号sn。由于驱动电路中的每一栅极驱动电路的第一输出端和第二输出端可以分别同时输出第一扫描信号sn和第二扫描信号sp，由此实现了栅极驱动电路的复用，无需额外引入一个驱动电路，降低了功耗，减小了显示面板及显示装置的边框，提高了显示效果。
117.以图15所示的信号时序图为例，对应的数据写入阶段包括第一子阶段t1如图22所示、第二子阶段t2如图24所示、第三子阶段t3如图26所示。
118.如图22和图23所示，在第一子阶段t1，启动信号stv输出有效低电平，第一时钟信号sck1输出有效低电平，第二时钟信号sck2输出无效高电平，在此情况下，第五晶体管t5关闭，其他晶体管导通，第一节点n1和第二节点n2具有低电位，栅极驱动电路输出无效高电平的第一扫描信号sn和第二扫描信号sp。如图24和图25所示，在第二子阶段t2，启动信号stv输出无效高电平，第一时钟信号sck1输出无效高电平，第二时钟信号sck2输出有效低电平，在此情况下，第一晶体管t1、第三晶体管t3、第六晶体管t6、第八晶体管t8和第九晶体管t9关闭，其他晶体管导通，第一节点n1具有低电位，第二节点n2具有高电位，栅极驱动电路输出有效低电平的第一扫描信号sn和第二扫描信号sp。如图26和图27所示，在第三子阶段t3，启动信号stv输出无效高电平，第一时钟信号sck1输出无效高电平，第二时钟信号sck2输出无效高电平，在此情况下，第一晶体管t1、第三晶体管t3、第五晶体管t5、第六晶体管t6、第八晶体管t8和第九晶体管t9关闭，其他晶体管导通，第一节点n1具有低电位，第二节点n2具
有高电位，栅极驱动电路输出无效高电平的第一扫描信号sn和第二扫描信号sp。
119.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
120.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
121.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本技术范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术的保护范围应以所附权利要求为准。

技术特征：
1.一种像素电路，其特征在于，包括：驱动晶体管，用于生成驱动电流，以驱动发光元件发光；数据写入模块，所述数据写入模块的第一端与所述驱动晶体管的第一端电连接，所述数据写入模块的控制端用于接收第一扫描信号，所述数据写入模块的第二端用于接收数据信号；其中，所述驱动晶体管的第一端用于接收电源电压；存储模块，分别与所述驱动晶体管的栅极、所述驱动晶体管的第一端电连接；偏置调节模块，所述偏置调节模块的第一端用于接收所述数据信号，所述偏置调节模块的控制端用于接收第二扫描信号，所述偏置调节模块的第二端与所述驱动晶体管的第一端电连接；其中，所述第一扫描信号和所述第二扫描信号在数据写入阶段同时输出有效电平。2.根据权利要求1所述的像素电路，其特征在于，所述第二扫描信号的频率高于所述第一扫描信号的频率。3.根据权利要求1所述的像素电路，其特征在于，在保持阶段，所述第二扫描信号具有有效电平，所述第一扫描信号为无效电平信号。4.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：第一初始化模块，所述第一初始化模块的控制端用于接收所述第二扫描信号，所述第一初始化模块的第一端分别与所述驱动晶体管的第二端、所述发光元件的阳极电连接，所述第一初始化模块的第二端用于接收第一初始化信号。5.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第一发光控制模块和第二发光控制模块；其中，所述第一发光控制模块的控制端用于接收发光控制信号，所述第一发光控制模块的第一端与所述驱动晶体管的第一端电连接，所述第一发光控制模块的第二端用于接收所述电源电压；所述第二发光控制模块的控制端用于接收所述发光控制信号，所述第二发光控制模块的第一端与所述发光元件的阳极电连接，所述第二发光控制模块的第二端与所述驱动晶体管的第二端电连接。6.根据权利要求1所述的像素电路，所述像素电路还包括：第二初始化模块，所述第二初始化模块的控制端用于接收第三扫描信号，所述第二初始化模块的第一端与所述驱动晶体管的栅极电连接，所述第二初始化模块的第二端用于接收第二初始化信号；阈值补偿模块，所述阈值补偿模块的控制端用于接收所述第一扫描信号，所述阈值补偿模块的第一端与所述驱动晶体管的栅极电连接，所述阈值补偿模块的第二端与所述驱动晶体管的第二端电连接。7.一种驱动电路，其特征在于，包括：如权利要求1-6任一项所述的像素电路；栅极驱动电路，分别与所述像素电路的数据写入模块的控制端、所述偏置调节模块的控制端电连接，用于同时向所述数据写入模块提供第一扫描信号，以及向偏置调节模块提供所述第二扫描信号。8.根据权利要求7所述的驱动电路，其特征在于，所述栅极驱动电路包括：
节点控制模块，所述节点控制模块的两个控制端分别用于对应接收第一时钟信号和第二时钟信号，所述节点控制模块的多个输入端分别用于对应接收第一电源信号、第二电源信号、输入信号和所述第一时钟信号，所述节点控制模块的两个输出端分别对应连接第一节点和第二节点，所述节点控制模块用于在所述第一时钟信号、所述第二时钟信号的控制下，根据所述第一电源信号、第二电源信号和所述输入信号控制所述第一节点的第一节点电压、所述第二节点的第二节点电压；第一输出模块，所述第一输出模块的两个控制端分别与所述第一节点和所述第二节点电连接，所述第一输出模块的第一输出端与所述偏置调节模块的控制端电连接，所述第一输出模块用于根据接收到的所述第一节点电压、所述第二节点电压、所述第一电源信号和所述第二时钟信号控制所述第一输出端输出所述第二扫描信号；第二输出模块，所述第二输出模块的两个控制端分别与所述第一节点和所述第二节点电连接，所述第二输出模块的第二输出端与所述数据写入模块的控制端电连接，所述第二输出模块用于根据接收的所述第一节点电压、所述第二节点电压、所述第一电源信号和第三时钟信号控制所述第二输出端输出所述第一扫描信号。9.根据权利要求8所述的驱动电路，其特征在于，在所述数据写入阶段的至少部分子阶段，所述第一时钟信号和所述第二时钟信号的电平状态相反；在保持阶段，持续提供与所述数据写入阶段相同的所述第一时钟信号和所述第二时钟信号，且所述第三时钟信号为无效电平信号。10.根据权利要求8所述的驱动电路，其特征在于，所述第一输出模块包括第一晶体管、第二晶体管和第一电容；其中，所述第一晶体管的控制端与所述第二节点电连接，所述第一晶体管的第一端用于接收所述第一电源信号，所述第一晶体管的第二端与所述第二晶体管的第一端电连接，所述第一晶体管的第二端作为所述第一输出端，用于输出所述第二扫描信号；所述第二晶体管的控制端与所述第一节点电连接，所述第二晶体管的第二端用于接收所述第二时钟信号；所述第一电容的第一端与所述第二晶体管的第一端电连接，所述第一电容的第二端与所述第二晶体管的控制端电连接。11.根据权利要求8所述的驱动电路，其特征在于，所述第二输出模块包括第三晶体管、第四晶体管和第二电容；其中，所述第三晶体管的控制端与所述第二节点电连接，所述第三晶体管的第一端用于接收所述第一电源信号，所述第三晶体管的第二端与所述第四晶体管的第一端电连接，所述第三晶体管的第二端作为所述第二输出端，用于输出所述第一扫描信号；所述第四晶体管的控制端与所述第一节点电连接，所述第四晶体管的第二端用于接收所述第三时钟信号；所述第二电容的第一端与所述第四晶体管的第一端电连接，所述第二电容的第二端与所述第四晶体管的控制端电连接。12.根据权利要求8所述的驱动电路，其特征在于，所述节点控制模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，所述第五晶体管的控制端用于接收所述第二时钟信号，所述第五晶体管的第一端与所
述第六晶体管的第二端电连接，所述第五晶体管的第二端与所述第一节点电连接；所述第六晶体管的控制端与所述第二节点电连接，所述第六晶体管的第一端用于接收所述第一电源信号；所述第七晶体管的控制端与所述第一节点电连接，所述第七晶体管的第一端与所述第二节点电连接，所述第七晶体管的第二端用于接收所述第一时钟信号；所述第八晶体管的控制端用于接收所述第一时钟信号，所述第八晶体管的第一端与所述第二节点电连接，所述第八晶体管的第二端用于接收所述第二电源信号。13.根据权利要求8所述的驱动电路，其特征在于，所述栅极驱动电路还包括第三电容、第四电容、第九晶体管和第十晶体管；其中，所述第三电容的第一端用于接收所述第一电源信号，所述第三电容的第二端与所述第二节点电连接；所述第四电容的第一端用于接收所述第一电源信号，所述第四电容的第二端与所述第二节点电连接；所述第九晶体管的控制端用于接收所述第一时钟信号，所述第九晶体管的第一端用于接收启动信号，所述第九晶体管的第二端与所述第一节点电连接，所述第九晶体管的第二端用于在所述第一时钟信号的控制下，根据所述启动信号输出所述输入信号；所述第十晶体管的控制端用于接收所述第二电源信号，所述第十晶体管的第一端与所述第一节点电连接，所述第十晶体管的第二端与所述第一输出模块的其中一个控制端连接。14.根据权利要求13所述的驱动电路，其特征在于，所述驱动电路包括多个级联的所述栅极驱动电路，所述驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，所述第三时钟信号包括第一子时钟信号和第二子时钟信号；第i级所述栅极驱动电路的第一控制端与所述第一时钟信号线连接，以接收所述第一时钟信号；第i级所述栅极驱动电路的第二控制端与所述第二时钟信号线连接，以接收所述第二时钟信号；第i级所述栅极驱动电路的第二输出模块与所述第四时钟信号线连接，以接收所述第一子时钟信号；第i+1级所述栅极驱动电路的第一控制端与所述第二时钟信号线连接，以接收所述第二时钟信号；第i+1级所述栅极驱动电路的第二控制端与所述第一时钟信号线连接，以接收所述第一时钟信号；第i+1级所述栅极驱动电路的第二输出模块与所述第三时钟信号线连接，以接收所述第二子时钟信号；其中，i为大于或等于1的正整数；在数据写入阶段的至少部分子阶段，所述第一子时钟信号与所述第二子时钟信号的电平状态相反。15.根据权利要求14所述的驱动电路，其特征在于，在所述数据写入阶段，所述第一时钟信号和所述第二子时钟信号的电平状态相同，所述第二时钟信号和所述第一子时钟信号的电平状态相同。16.根据权利要求14所述的驱动电路，其特征在于，第i级所述栅极驱动电路的第一输出端输出的第二扫描信号作为第i+1级所述栅极驱动电路的启动信号；其中，i为大于或等于1的正整数。17.一种像素电路的驱动方法，其特征在于，应用于如权利要求1-6任一项所述的像素
电路，所述像素电路的驱动方法包括数据写入阶段和保持阶段；其中，在所述数据写入阶段，所述像素电路的数据写入模块在第一扫描信号的控制下以及所述像素电路的偏置调节模块在第二扫描信号的控制下同时接收数据信号，并将接收到的所述数据信号写入至驱动节点，所述像素电路的存储模块存储所述驱动节点在写入所述数据信号时的第一电位；其中，所述驱动节点为所述数据写入模块与所述像素电路的驱动晶体管的第一端之间的连接点，所述驱动晶体管的第一端用于接收电源电压；在所述保持阶段，所述像素电路的偏置调节模块在第二扫描信号的控制下接收所述数据信号，对所述驱动晶体管的第一端进行复位以调节驱动晶体管的偏置状态。18.根据权利要求17所述的像素电路的驱动方法，其特征在于，所述保持阶段包括多个保持子阶段；其中，在至少一个所述保持子阶段，所述偏置调节模块在第二扫描信号的控制下接收所述数据信号，对所述驱动晶体管的第一端进行复位以调节驱动晶体管的偏置状态。19.一种驱动电路的驱动方法，其特征在于，应用于如权利要求7-16任一项的驱动电路，所述驱动电路的驱动方法包括数据写入阶段；其中，在所述数据写入阶段的子阶段，所述驱动电路中栅极驱动电路的节点控制模块的两个控制端分别对应接收第一时钟信号和第二时钟信号，所述节点控制模块的多个输入端分别对应接收第一电源信号、第二电源信号、输入信号和所述第一时钟信号，以在所述第一时钟信号、所述第二时钟信号的控制下，根据所述第一电源信号、第二电源信号和所述输入信号控制第一节点的第一节点电压和第二节点的第二节点电压，以使所述栅极驱动电路的第一输入模块在所述第二时钟信号的控制下，输出第二扫描信号，以及使所述栅极驱动电路的第二输出模块在第三时钟信号的控制下，输出第一扫描信号。20.根据权利要求19所述的驱动电路的驱动方法，其特征在于，所述数据写入阶段包括第一子阶段、第二子阶段和第三子阶段；其中，在所述第一子阶段，所述节点控制模块响应于有效的启动信号，接收具有有效电平的第一时钟信号和具有无效电平的第二时钟信号，以控制所述第一节点电压和所述第二节点电压，以使所述第一输出模块输出具有无效电平的第二扫描信号，以及使所述第二输出模块输出具有无效电平的第一扫描信号；在所述第二子阶段，所述节点控制模块响应于无效的启动信号，接收具有无效电平的第一时钟信号和具有有效电平的第二时钟信号，以控制所述第一节点电压和所述第二节点电压，以使所述第一输出模块输出具有有效电平的第二扫描信号，以及使所述第二输出模块输出具有有效电平的第一扫描信号；在所述第三子阶段，所述节点控制模块响应于无效的启动信号，接收具有有效电平的第一时钟信号和具有无效电平的第二时钟信号，以控制所述第一节点电压和所述第二节点电压，以使所述第一输出模块输出具有无效电平的第二扫描信号，以及使所述第二输出模块输出具有无效电平的第一扫描信号。

技术总结
本申请涉及一种像素电路、驱动电路及其驱动方法，其中像素电路包括：驱动晶体管用于生成驱动电流以驱动发光元件发光；数据写入模块的第一端与驱动晶体管的第一端电连接，数据写入模块的控制端用于接收第一扫描信号，数据写入模块的第二端用于接收数据信号，驱动晶体管的第一端用于接收电源电压；存储模块分别与驱动晶体管的栅极、驱动晶体管的第一端电连接；偏置调节模块的第一端用于接收数据信号，偏置调节模块的控制端用于接收第二扫描信号，偏置调节模块的第二端与驱动晶体管的第一端电连接，第一扫描信号和第二扫描信号在数据写入阶段同时输出有效电平，复用了数据信号，无需额外引入一个信号，降低了工艺难度和功耗，提高了良率。了良率。了良率。


技术研发人员：李伟明 马向文 敦栋梁
受保护的技术使用者：湖北长江新型显示产业创新中心有限公司
技术研发日：2023.05.17
技术公布日：2023/8/14