包括介电层的半导体装置及其形成方法与流程

包括介电层的半导体装置及其形成方法
1.本技术要求2022年2月9日在韩国知识产权局提交的第10-2022-0016809号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开的实施例涉及包括具有单晶钙钛矿结构的介电层的半导体装置及其形成方法。


背景技术：

3.电容器是半导体装置中的重要组件。它们用于许多任务，这些任务包括能量存储、功率调节、信号过滤和信号处理。它们是半导体装置中几乎所有电路的组成部分。为了减小电容器的尺寸从而减小其中使用电容器的半导体装置的尺寸，已经进行了持续的研究。
4.一种用于减小电容器尺寸的方法包括增大电容器介电层的介电常数。增大的介电常数增加了电容，允许具有减小的尺寸的电容器提供与其它具有较小介电常数的较大的电容器相同的电容。增大的介电常数进一步增加了电容器的可靠性。因此，正在研究几种新的化合物、结构和方法以产生具有增大的介电常数的介电层。


技术实现要素：

5.本公开的实施例提供具有增加的电特性的半导体装置及其形成方法。
6.根据本公开的实施例的形成半导体装置的方法包括：在基底上形成第一电极，基底包括单晶结构；在第一电极上形成包括第一介电层和第二介电层的介电层；在介电层上形成第二电极。形成介电层的步骤包括：在第一电极上形成具有单晶钙钛矿结构的第一介电层以及在第一介电层上形成第二介电层。第一介电层的与第二介电层相邻的上表面具有比第二介电层的上表面大的表面粗糙度。第一介电层的上表面与第二介电层相邻设置。第二介电层的上表面与第二电极相邻设置。
7.根据本公开的实施例的形成半导体装置的方法包括：在半导体基底的有源层中形成晶体管；在晶体管上形成垫分离层；形成导电垫，导电垫在延伸穿过垫分离层的同时连接到晶体管；在导电垫上形成第一电极；在第一电极上形成包括第一介电层和第二介电层的介电层；以及在介电层上形成第二电极。形成介电层的步骤包括：在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层。第一介电层的与第二介电层相邻的上表面具有比第二介电层的上表面大的表面粗糙度。第一介电层的上表面与第二介电层相邻设置，并且第二介电层的上表面与第二电极相邻设置。
8.根据本公开的实施例的形成半导体装置的方法包括：使用脉冲激光沉积(pld)方法在单晶钙钛矿钛酸锶(srtio3)基底上形成具有单晶钙钛矿结构的第一电极；在第一电极上形成介电层；以及在介电层上形成第二电极；形成介电层的步骤包括：使用原子层沉积(ald)法在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层。第一介电层的上表面具有比第二介电层的上表面大的表面粗糙度。第一介电
层的上表面与第二介电层相邻设置。第二介电层的上表面与第二电极相邻设置。第二介电层的厚度是第一介电层厚度的0.05倍至0.3倍。介电层具有100至900的介电常数。
附图说明
9.图1至图5以及图7和图9是根据本公开的实施例的半导体装置的剖视图。
10.图6是示出图5的一部分的局部视图。
11.图8是示出图7的一部分的局部视图。
12.图10和图11是示出图9的一部分的局部视图。
13.图12是根据本公开的实施例的半导体装置的透视图。
14.图13是示出图12的一部分的透视图。
15.图14是根据本公开的实施例的半导体装置的布局。
16.图15至图46是示出了根据本公开的实施例的半导体装置形成方法的剖视图和透视图。
具体实施方式
17.图1至图5以及图7和图9是根据本公开的实施例的半导体装置的剖视图。图6是示出图5的部分80的局部视图。图8是示出图7的部分81的局部视图。图10和图11是示出图9的部分180的局部视图。图12是根据本公开的实施例的半导体装置的透视图。图13是示出图12的一部分的透视图。图14是根据本公开的实施例的半导体装置的布局。
18.如这里所使用的，“高度”可以指竖直长度，其中竖直方向对应于如在附图中定向的每个图的上下方向。水平长度或水平宽度可以指在与竖直方向的法线的平面平行的方向上的长度。例如，在一些所示实施例中，水平面平行于半导体基底121。
19.参照图1，根据本公开的实施例的半导体装置可以包括基底21、第一电极25、介电层28、第二电极29、第一绝缘层31、第二绝缘层33、第一接触插塞35、第二接触插塞36、第一布线37和第二布线38。第一电极25可以包括第一导电层23和第二导电层24。第一电极25可以对应于电容器的下电极。介电层28可以包括第一介电层26和第二介电层27。介电层28可以对应于电容器介电层。第二电极29可以对应于电容器的上电极。第一电极25、介电层28和第二电极29可以形成电容器。
20.在实施例中，第二导电层24的邻近介电层28的上表面可以具有比第一导电层23的邻近第二导电层24的上表面低的表面粗糙度。第一介电层26的邻近第二介电层27的上表面可以具有比与第二介电层27的邻近第二电极29的上表面大的表面粗糙度。
21.参照图2，根据本公开的实施例的半导体装置可以包括基底21、第一电极25、介电层28和第二电极29。第一电极25可以包括第一导电层23。第一电极25可以对应于电容器的下电极。介电层28可以包括第一介电层26和第二介电层27。介电层28可以对应于电容器介电层。第二电极29可以对应于电容器的上电极。第一电极25、介电层28和第二电极29可以形成电容器。
22.参照图3，根据本公开的实施例的半导体装置可以包括基底42、器件隔离层44、第一绝缘层46、第一电极25、介电层28、第二电极29、第二绝缘层33、第一接触插塞35、第二接触插塞36、第一布线37和第二布线38。第一电极25可以包括第一导电层23。介电层28可以包
括第一介电层26和第二介电层27。第一电极25、介电层28和第二电极29可以形成电容器。
23.参照图4，根据本公开的实施例的半导体装置可以包括基底42、器件隔离层44、第一绝缘层46、第一电极25、介电层28、第二电极29、第二绝缘层33、第一接触插塞35、第二接触插塞36、第一布线37和第二布线38。第一电极25可以包括第一导电层23和第二导电层24。介电层28可以包括第一介电层26和第二介电层27。第一电极25、介电层28和第二电极29可以形成电容器。
24.参照图5和图6，根据本公开的实施例的半导体装置可以包括半导体基底52、多个源区/漏区55、下绝缘层57、栅极介电层61、栅电极63、栅极间隔件65、位插塞67、位线69、掩埋接触插塞71、第一电极85、介电层88和第二电极89。第一电极85可以包括第一导电层83和第二导电层84。在一些实施例中，可以省略第二导电层84。介电层88可以包括第一介电层86和第二介电层87。
25.半导体基底52、多个源区/漏区55、栅极介电层61及栅电极63可以形成晶体管。在实施例中，晶体管可以是平面晶体管、鳍式场效应晶体管(finfet)、诸如的多桥沟道晶体管、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3-d晶体管或它们的组合或者包括平面晶体管、鳍式场效应晶体管(finfet)、诸如的多桥沟道晶体管、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3-d晶体管或它们的组合。在实施例中，半导体基底52、多个源区/漏区55、栅极介电层61和栅电极63可以对应于诸如晶体管的开关装置。
26.第一电极85、介电层88和第二电极89可以形成电容器。电容器可以连接到晶体管。例如，第一电极85可以经由掩埋接触插塞71连接到多个源区/漏区55中的一个。电容器和晶体管可以形成动态随机存取存储器(dram)的存储器单元。
27.半导体基底52可以包括诸如单晶硅晶圆的单晶半导体基底。多个源区/漏区55中的每个可以包括具有n型掺杂剂或者p型掺杂剂的单晶半导体图案。下绝缘层57、栅极介电层61和栅极间隔件65中的每个可以包括选自于由si、o、n、c、h和b组成的组中的至少两种元素。下绝缘层57、栅极介电层61和栅极间隔件65中的每个可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或它们的组合。
28.栅电极63、位插塞67、位线69和掩埋接触插塞71中的每个可以由单层形成或者可以包括多个层。栅电极63、位插塞67、位线69和掩埋接触插塞71中的每个可以包括诸如金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、非晶硅、单晶半导体(例如，单晶硅)或它们的组合的导电材料。
29.第一电极85可以具有柱形状、圆柱形状、盒形状或它们的组合。第一电极85可以接触掩埋接触插塞71。介电层88可以形成在第一电极85上。第二电极89可以形成在介电层88上。第二电极89可以在平面图中覆盖第一电极85。例如，第二电极89可以围绕第一电极85的上表面和侧表面。介电层88可以置于第一电极85与第二电极89之间。第一导电层83、第二导电层84、第一介电层86、第二介电层87和第二电极89中的每个可以包括与参照图1至图4描述的第一导电层23、第二导电层24、第一介电层26、第二介电层27和第二电极29中对应的一个的构造类似的构造。
30.参照图7和图8，根据本公开的实施例的半导体装置可以包括半导体基底52、多个源区/漏区55、下绝缘层57、栅极介电层61、栅电极63、栅极间隔件65、位插塞67、位线69、掩埋接触插塞71、单晶模具82、第一电极85、介电层88和第二电极89。第一电极85可以包括第
一导电层83和第二导电层84。在一些实施例中，可以省略第二导电层84。介电层88可以包括第一介电层86和第二介电层87。
31.在实施例中，半导体基底52、多个源区/漏区55、栅极介电层61和栅电极63可以对应于诸如晶体管的开关装置。第一电极85、介电层88和第二电极89可以形成电容器。电容器和晶体管可以形成dram的存储器单元或作为dram的存储器单元的一部分。
32.单晶模具82可以包括与参照图1至图4描述的基底21或基底42的构造类似的构造。第一电极85可以形成在单晶模具82的侧表面上。介电层88可以形成在第一电极85的侧表面上。第二电极89可以形成在介电层88的侧表面上。介电层88可以置于第一电极85与第二电极89之间。
33.在一些实施例中，单晶模具82可以置于各自包括第一电极85、介电层88和第二电极89的两个电容器结构之间。在一些实施例中，存在单个电容器结构，其可以围绕单晶模具82的侧表面，并且在平面图中可以具有正方形或圆形剖面。单晶模具82和第一电极85可以接触接触插塞71。
34.参照图9，根据本公开的实施例的半导体装置可以包括半导体基底121、有源区123、器件隔离层125、栅极介电层127、栅电极128、栅极覆盖层129、源区/漏区131、层间绝缘层133、位接触插塞134、位线135、掩埋接触插塞137、垫分离层150、多个导电垫151和152、绝缘图案161、多个第一电极171和172、介电层181、第二电极191、附加电极196、上绝缘层197、上接触插塞198和上布线199。
35.多个导电垫151和152可以包括第一导电垫151和第二导电垫152。多个第一电极171和172可以包括右电极171和左电极172。多个第一电极171和172可以各自包括第一结晶导电层slc和第二结晶导电层plc。介电层181可以包括第一介电区域sd和第二介电区域pd。第二电极191可以包括第一区域suc和第二区域puc。
36.半导体基底121可以以不同的方式形成，并且包括诸如硅晶圆或绝缘体上硅(soi)晶圆的各种材料。限定有源区123的器件隔离层125可以形成在半导体基底121上。
37.栅极介电层127、栅电极128和栅极覆盖层129可以顺序地堆叠在有源区123中。源区/漏区131可以形成在有源区123中，并且可以形成为与栅电极128的相对侧相邻。栅极介电层127可以置于有源区123与栅电极128之间。在实施例中，栅极介电层127围绕栅电极128的底表面和侧表面。栅电极128可以形成在比有源区123的上端低的水平处。栅电极128中的每个可以对应于字线。栅极覆盖层129可以在平面图中覆盖栅电极128。源区/漏区131可以包括具有与有源区123的导电类型不同的导电类型的掺杂剂。例如，有源区123可以包括p型掺杂剂，而源区/漏区131可以包括n型掺杂剂。
38.层间绝缘层133可以覆盖有源区123、器件隔离层125、栅极介电层127、栅电极128、栅极覆盖层129和源区/漏区131。位接触插塞134和位线135可以形成在层间绝缘层133中。位线135可以经由位接触插塞134连接到源区/漏区131中的一者。掩埋接触插塞137可以形成在层间绝缘层133中。掩埋接触插塞137中的每个可以连接到源区/漏区131中的一者并且延伸穿过层间绝缘层133。
39.垫分离层150和多个导电垫151和152可以形成在层间绝缘层133上。多个导电垫151和152中的每个可以在延伸穿过垫分离层150的同时接触掩埋接触插塞137中的一个。垫分离层150可以设置在多个导电垫151和152之中。
40.器件隔离层125、栅极介电层127、栅极覆盖层129、层间绝缘层133和垫分离层150中的每个可以由单层形成或者包括多个层。器件隔离层125、栅极介电层127、栅极覆盖层129、层间绝缘层133和垫分离层150中的每个可以包括选自于由si、o、n、c、h和b组成的组中的至少两种。器件隔离层125、栅极介电层127、栅极覆盖层129、层间绝缘层133和垫分离层150中的每个可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或它们的组合。
41.栅电极128、位接触插塞134、位线135、掩埋接触插塞137及多个导电垫151和152中的每个可以由单层形成或者包括多个层。栅电极128、位接触插塞134、位线135、掩埋接触插塞137及多个导电垫151和152中的每个可以包括诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳、单晶半导体、多晶半导体或它们的组合的导电材料。
42.有源区123、栅极介电层127、栅电极128和源区/漏区131可以形成多个晶体管。在实施例中，多个晶体管可以各自用作开关装置。在实施例中，开关装置可以由诸如二极管的其它有源/无源器件形成。多个导电垫151和152可以经由掩埋接触插塞137连接到源区/漏区131。在实施例中，多个导电垫151和152中的每个可以经由掩埋接触插塞137中的一个连接到开关装置。第一电极171和172、介电层181和第二电极191可以形成电容器。
43.多个导电垫151和152中的每个可以被垫分离层150围绕。绝缘图案161可以形成在第一导电垫151与第二导电垫152之间的垫分离层150上。绝缘图案161可以具有比其水平宽度大的高度。例如，绝缘图案161可以在垂直于半导体基底121的平面的方向上具有相对大的高度。绝缘图案161可以包括第一侧表面s1和面对第一侧表面s1的第二侧表面s2。第一侧表面s1可以与第一导电垫151相邻，而第二侧表面s2可以与第二导电垫152相邻。
44.多个第一电极171和172可以形成在绝缘图案161的第一侧表面s1和第二侧表面s2上或与绝缘图案161的第一侧表面s1和第二侧表面s2相邻。右电极171可以接触第一导电垫151并且可以与第一侧表面s1相邻。左电极172可以接触第二导电垫152并且可以与第二侧表面s2相邻。第一结晶导电层slc可以比第二结晶导电层plc靠近绝缘图案161。在实施例中，第一结晶导电层slc可以直接接触绝缘图案161以及多个导电垫151和152。在实施例中，第二结晶导电层plc可以直接接触多个导电垫151和152。
45.介电层181可以覆盖多个第一电极171和172，并且可以覆盖绝缘图案161的上表面和垫分离层150。第一介电区域sd可以比第二介电区域pd靠近绝缘图案161的第一侧表面s1和第二侧表面s2。第一介电区域sd可以比第二介电区域pd靠近第一结晶导电层slc。第一介电区域sd可以直接接触第一结晶导电层slc。第二介电区域pd可以直接接触第二结晶导电层plc和垫分离层150。在实施例中，第二介电区域pd直接接触绝缘图案161的上表面。
46.第二电极191可以覆盖介电层181。第一区域suc可以比第二区域puc靠近第一介电区域sd。第一区域suc可以直接接触第一介电区域sd。第二区域puc可以直接接触第二介电区域pd。
47.在实施例中，第一导电垫151和第二导电垫152可以被解释为一对导电垫151和152。多个第一电极171和172可以各自具有l形形状。右电极171和左电极172可以设置为使得它们相对于置于其间的绝缘图案161呈镜像。在平面图中，绝缘图案161的下表面可以接触垫分离层150。右电极171和左电极172可以被解释为一对第一电极171和172。右电极171可以在平面图中接触第一导电垫151，左电极172可以在平面图中接触第二导电垫152。右电极171可以经由掩埋接触插塞137中的一个和第一导电垫151连接到多个晶体管中的对应的
一个晶体管。左电极172可以经由掩埋接触插塞137中的一个和第二导电垫152连接到多个晶体管中的对应的一个晶体管。电容器中的每个可以连接到多个晶体管中的对应的一个晶体管，并因此可以形成单位单元。单位单元可以包括右电极171和左电极172中的一个。
48.参照图10，右电极171的第一结晶导电层slc可以包括与参照图1描述的第一导电层23和第二导电层24的构造类似的构造。例如，第一导电层23的上(例如，外)表面粗糙度可以大于第二导电层24的上(例如，外)表面粗糙度。介电层181的第一介电区域sd可以包括与参照图1和图2描述的第一介电层26和第二介电层27的构造类似的构造。第二电极191的第一区域suc可以包括与参照图1和图2描述的第二电极29的构造类似的构造。
49.参照图11，右电极171的第一结晶导电层slc可以包括与参照图2描述的第一导电层23的构造类似的构造。介电层181的第一介电区域sd可以包括与参照图1和图2描述的第一介电层26和第二介电层27的构造类似的构造。第二电极191的第一区域suc可以包括与参照图1和图2描述的第二电极29的构造类似的构造。例如，第一介电层26的与第二介电层27相邻的上表面可以具有比第二介电层27的与第二电极29相邻的上表面大的表面粗糙度。
50.参照图12，半导体装置可以包括垫分离层150、多个导电垫151和152、绝缘图案161、多个第一电极171和172、介电层181以及第二电极191。
51.参照图13，半导体装置可以包括垫分离层150、多个导电垫151和152、绝缘图案161以及多个第一电极171和172。多个第一电极171和172中的每个可以包括具有比其高度大的水平宽度的下区域lp和具有比其水平宽度大的高度上区域up。如前面所描述的，高度可以指如在附图中定向的竖直方向上的长度。上区域up可以包括第一结晶导电层slc。下区域lp可以包括第二结晶导电层plc和第一结晶导电层slc的至少一部分。绝缘图案161中的每个可以包括第一侧表面s1和面对第一侧表面s1(例如，与第一侧表面s1平行且相邻)的第二侧表面s2。第一侧表面s1可以与第一导电垫151相邻，而第二侧表面s2可以与第二导电垫152相邻。多个第一电极171和172可以形成在绝缘图案161的侧表面s1和s2旁边。右电极171可以在与第一侧表面s1相邻的同时接触第一导电垫151。左电极172可以在与第二侧表面s2相邻的同时接触第二导电垫152。
52.参照图14，绝缘图案161和多个第一电极171和172可以设置在半导体基底121上。绝缘图案161可以在行方向和列方向上重复布置。例如，如当在平面图中从上方观看时明显的，绝缘图案161可以以包括行和列的矩阵图案布置。
53.再次参照图13和图14，一对第一电极171和172可以在一对导电垫151和152上对准。在实施例中，一对导电垫151和152可以在半导体基底121上沿行方向和列方向重复布置。一对第一电极171和172可以在半导体基底121上沿行方向和列方向重复布置，使得其重复布置对应于一对导电垫151和152的重复布置。例如，一对第一电极171和172可以与一对导电垫151和152竖直叠置。重复布置的一对导电垫151和152可以通过垫分离层150彼此分离。
54.图15至图17是解释根据本公开的实施例的半导体装置的形成方法的剖视图。
55.参照图15，可以在基底21上形成第一导电层23。第一导电层23可以形成第一电极25。第一电极25可以对应于电容器的下电极。
56.基底21可以包括有利于形成第一导电层23的晶体结构的材料。例如，基底21可以具有不同种类的单晶结构。在实施例中，基底21可以包括钛酸锶(srtio3)。例如，基底21可
以包括钛酸锶基底。基底21可以包括钙钛矿结构。基底21可以包括单晶钙钛矿钛酸锶基底。结构可以遵循以下形式：abx3。在一些情况下，这种形式用以下表达式表示：
xiia2+vib4+
x
2-3
。
57.可以使用物理气相沉积(pvd)方法、原子层沉积(ald)方法或它们的组合来执行形成第一导电层23的步骤。物理气相沉积(pvd)方法可以包括脉冲激光沉积(pld)方法、分子束外延(mbe)方法或它们的组合。在实施例中，可以使用脉冲激光沉积(pld)方法或分子束外延(mbe)方法形成第一导电层23。第一导电层23可以包括钙钛矿结构。第一导电层23可以包括单晶钙钛矿结构。第一导电层23可以包括具有单晶钙钛矿结构的导电材料，诸如srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合。第一导电层23可以具有5nm至30nm的厚度。例如，第一导电层23可以包括使用脉冲激光沉积(pld)方法形成的具有单晶钙钛矿结构的srruo3层。在形成第一导电层23期间，基底21可以用作晶种。第一导电层23可以对应于外延电极。
58.参照图16，可以在第一导电层23上形成第一介电层26。可以使用原子层沉积(ald)方法、物理气相沉积(pvd)方法或它们的组合来执行形成第一介电层26的步骤。例如，原子层沉积(ald)方法可以用于形成第一介电层26。在第一介电层26的形成期间，第一导电层23可以用作晶种。
59.第一介电层26可以包括钙钛矿结构。第一介电层26可以包括单晶钙钛矿结构。第一介电层26可以包括具有单晶钙钛矿结构的介电材料，诸如srtio3、batio3、srbatio3、catio3、srzro3、srhfo3、laalo3或它们的组合。第一介电层26可以具有2nm至30nm的厚度。
60.在实施例中，第一介电层26可以包括粗糙表面。在实施例中，第一介电层26的上表面可以具有比第一介电层26的与第一导电层23邻近的下表面大的表面粗糙度。
61.参照图17，可以在第一介电层26上形成第二介电层27。第二介电层27可以对应于介电覆盖层。可以使用原子层沉积(ald)方法、物理气相沉积(pvd)方法或它们的组合来执行形成第二介电层27的步骤。例如，原子层沉积(ald)方法可以用于形成第二介电层27。第二介电层27可以具有比第一介电层26小的厚度。在一些实施例中，第二介电层27的厚度可以是第一介电层26的厚度的0.05倍至0.3倍。在一些实施例中，第二介电层27的厚度可以是0.2nm至5nm。第二介电层27可以包括具有比第一介电层26低的表面粗糙度的材料层。第二介电层27可以包括诸如sro、bao、tio2、zro2、hfo2、al2o3、lao或它们的组合的介电材料。
62.在实施例中，第二介电层27可以包括平坦表面。第二介电层27的上表面可以具有比第一介电层26的上表面低的表面粗糙度。第一介电层26的与第二介电层27相邻的上表面的表面粗糙度可以大于第二介电层27的上表面的表面粗糙度。
63.第一介电层26和第二介电层27可以形成介电层28。介电层28的介电常数可以是100至900。在实施例中，介电层28可以对应于电容器介电层。
64.再次参照图2，可以在第二介电层27上形成第二电极29。第二电极29可以对应于电容器的上电极。第二电极29可以具有5nm至100nm的厚度。第二电极29可以包括诸如ru、ruo2、ir、iro2、srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合的导电材料。在实施例中，第二电极29可以对应于电容器的上电极。
65.在实施例中，第二电极29可以包括钙钛矿结构。第二电极29可以包括单晶钙钛矿结构。可以使用原子层沉积(ald)方法、物理气相沉积(pvd)方法或它们的组合来执行形成第二电极29的步骤。物理气相沉积(pvd)方法可以包括脉冲激光沉积(pld)方法、分子束外
延(mbe)方法或它们的组合。
66.图18至图20是示出根据本公开的实施例的半导体装置的形成方法的剖视图。
67.参照图18，可以在基底21上形成第一导电层23。可以使用与参照图15描述的方法类似的方法执行在基底21上形成第一导电层23的步骤。在实施例中，第一导电层23可以包括粗糙表面。第一导电层23的上表面可以具有比第一导电层23的与基底21相邻的下表面大的表面粗糙度。
68.参照图19，可以在第一导电层23上形成第二导电层24。第二导电层24可以对应于导电覆盖层。第一导电层23和第二导电层24可以形成第一电极25。可以使用物理气相沉积(pvd)方法、原子层沉积(ald)方法或它们的组合来执行形成第二导电层24的步骤。物理气相沉积(pvd)方法可以包括脉冲激光沉积(pld)方法、分子束外延(mbe)方法或它们的组合。第二导电层24可以包括具有比第一导电层23低的表面粗糙度的材料层。第二导电层24可以包括诸如sr、ru、ir、sn、mo、ca、la、ni、sro、ruo、iro、sno、moo、cao、lao、nio、srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合的导电材料。在实施例中，第二导电层24可以包括钙钛矿结构。
69.第二导电层24可以具有比第一导电层23小的厚度。第二导电层24可以具有0.2nm至5nm的厚度。在实施例中，第二导电层24可以包括平坦表面。第二导电层24的上表面可以具有比第一导电层23的上表面低的表面粗糙度。
70.参照图20，可以在第二导电层24上顺序地形成第一介电层26、第二介电层27和第二电极29。可以使用与参照图2、图16和图17描述的方法类似的方法来执行形成第一介电层26、第二介电层27和第二电极29的步骤。第一介电层26和第二介电层27可以形成介电层28。
71.再次参照图1，可以在第二电极29上形成第一绝缘层31。可以部分地去除第一绝缘层31、第二电极29、介电层28和第一电极25，并且可以使基底21的上表面的一部分和介电层28的上表面的一部分暴露。可以在基底21上形成第二绝缘层33并且第二绝缘层33可以覆盖第一绝缘层31、第二电极29、介电层28和第一电极25。第一接触插塞35可以形成为延伸穿过第二绝缘层33和介电层28的同时接触第一电极25。第二接触插塞36可以形成为延伸穿过第二绝缘层33和第一绝缘层31的同时接触第二电极29。可以在第二绝缘层33上形成接触第一接触插塞35的第一布线37和接触第二接触插塞36的第二布线38。
72.第一绝缘层31和第二绝缘层33中的每个可以由单层形成或者包括多个层。第一绝缘层31和第二绝缘层33中的每个可以包括选自于由si、o、n、c、h和b组成的组中的至少两种。第一绝缘层31和第二绝缘层33中的每个可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或它们的组合。
73.第一接触插塞35、第二接触插塞36、第一布线37和第二布线38中的每个可以由单层形成或者包括多个层。第一接触插塞35、第二接触插塞36、第一布线37和第二布线38中的每个可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合。
74.图21至图23是示出根据本公开的实施例的半导体装置的形成方法的剖视图。
75.参照图21，可以在基底42上形成器件隔离层44。基底42可以包括与参照图15描述的构造类似的构造。可以使用浅沟槽隔离(sti)方法形成器件隔离层44。可以在基底42和器件隔离层44上形成第一导电层23和第一绝缘层46。可以使用与参照图15描述的方法类似的方法来执行形成第一导电层23的步骤。第一导电层23可以直接接触基底42。第一绝缘层46
可以接触器件隔离层44。第一绝缘层46可以接触第一导电层23的侧表面。第一导电层23和第一绝缘层46的上表面可以基本上共面。第一导电层23可以形成第一电极25。
76.器件隔离层44和第一绝缘层46中的每个可以由单层形成或者包括多个层。器件隔离层44和第一绝缘层46中的每个可以包括选自于由si、o、n、c、h和b组成的组中的至少两种。器件隔离层44可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或它们的组合。
77.参照图22，可以在第一导电层23和第一绝缘层46上顺序地形成第一介电层26、第二介电层27和第二电极29。可以使用与参照图2、图16和图17描述的方法类似的方法来执行形成第一介电层26、第二介电层27和第二电极29的步骤。第一介电层26和第二介电层27可以形成介电层28。
78.参照图23，可以使用图案化工艺部分地去除第二电极29和介电层28。可以至少部分地暴露第一导电层23的上表面和第一绝缘层46的上表面。
79.再次参照图3，可以在第一导电层23、第一绝缘层46、介电层28和第二电极29上形成第二绝缘层33。第一接触插塞35可以形成为在延伸穿过第二绝缘层33的同时接触第一导电层23，并且第二接触插塞36可以形成为在延伸穿过第二绝缘层33的同时接触第二电极29。可以在第二绝缘层33上形成接触第一接触插塞35的第一布线37和接触第二接触插塞36的第二布线38。
80.图24至图26是示出了根据本公开的实施例的半导体装置的形成方法的剖视图。
81.参照图24，可以在基底42上形成器件隔离层44。可以使用与参照图21描述的方法类似的方法来执行在基底42上形成器件隔离层44的步骤。可以在基底42和器件隔离层44上形成第一电极25和第一绝缘层46。第一电极25可以包括第一导电层23和第二导电层24。可以使用与参照图18和图19描述的方法类似的方法来执行形成第一电极25的步骤。可以使用与参照图21描述的方法类似的方法来执行形成第一绝缘层46的步骤。
82.参照图25，可以在第一电极25和第一绝缘层46上顺序地形成第一介电层26、第二介电层27和第二电极29。可以使用与参照图2、图16和图17描述的方法类似的方法来执行形成第一介电层26、第二介电层27和第二电极29的步骤。第一介电层26和第二介电层27可以形成介电层28。
83.参照图26，可以使用图案化工艺部分地去除第二电极29和介电层28。可以至少部分地暴露第二导电层24的上表面和第一绝缘层46的上表面。
84.再次参照图4，可以在第二导电层24、第一绝缘层46、介电层28和第二电极29上形成第二绝缘层33。第一接触插塞35可以形成为在延伸穿过第二绝缘层33的同时接触第二导电层24，并且第二接触插塞36可以形成为在延伸穿过第二绝缘层33的同时接触第二电极29。可以在第二绝缘层33上形成接触第一接触插塞35的第一布线37和接触第二接触插塞36的第二布线38。
85.图27、图29、图31、图33、图35、图37、图39、图41、图43和图45是示出根据本公开的实施例的半导体装置形成方法的透视图。图28、图30、图32、图34、图36、图38、图40、图42、图44和图46是剖视图并且包括沿着图12和图14中的线i-i'、线ii-ii'和线iii-iii'截取的剖面。
86.参照图9、图14和图27，可以在半导体基底121上形成有源区123、器件隔离层125、
栅极介电层127、栅电极128、栅极覆盖层129、源区/漏区131、层间绝缘层133、位接触插塞134、位线135、掩埋接触插塞137、垫分离层150以及多个导电垫151和152。多个导电垫151和152可以包括第一导电垫151和第二导电垫152。
87.可以使用薄膜形成工艺、图案化工艺和平坦化工艺来执行形成垫分离层150以及多个导电垫151和152的步骤。平坦化工艺可以包括化学机械抛光(cmp)工艺、回蚀工艺或它们的组合。垫分离层150的上表面和多个导电垫151和152的上表面可以暴露在基本上相同的平面上。多个导电垫151和152中的每个可以被垫分离层150围绕。多个导电垫151和152可以二维地布置在行方向和列方向上。在至少一个实施例中，该布置包括对于多行和多列规律地分隔开的间隔。
88.在实施例中，垫分离层150可以包括多个绝缘图案。垫分离层150可以置于多个导电垫151和152之间。
89.参照图28和图29，可以在垫分离层150以及多个导电垫151和152上形成牺牲缓冲层155。可以在牺牲缓冲层155上形成牺牲层156。牺牲缓冲层155可以具有比牺牲层156小的厚度。
90.在实施例中，可以使用基底键合方法来执行形成牺牲缓冲层155和牺牲层156的步骤。牺牲层156可以包括与参照图1和图2描述的基底21的构造类似的构造。例如，牺牲层156可以包括单晶钙钛矿钛酸锶(srtio3)基底。牺牲缓冲层155可以由单层形成或者包括多个层。牺牲缓冲层155可以包括键合层，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。在一些实施例中，可以省略牺牲缓冲层155。
91.在实施例中，形成牺牲缓冲层155和牺牲层156的步骤可以包括原子层沉积(ald)方法、物理气相沉积(pvd)方法或它们的组合。物理气相沉积(pvd)方法可以包括脉冲激光沉积(pld)方法、分子束外延(mbe)方法或它们的组合。
92.在实施例中，牺牲缓冲层155可以包括ni、cu、al、pd或它们的组合。牺牲层156可以包括单晶ge层、单晶si层、单晶sic层、单晶sige层或它们的组合。在实施例中，形成牺牲层156的步骤可以包括用于在牺牲缓冲层155上形成ge层的工艺以及用于通过应用激光退火使ge层结晶的工艺。在实施例中，可以使用外延生长方法形成牺牲层156。
93.参照图30和图31，可以使牺牲层156和牺牲缓冲层155图案化，从而形成牺牲图案157。牺牲图案157可以分别形成在多个导电垫151和152之间的垫分离层150上。例如，牺牲图案157可以形成在多个导电垫151和152之中的第一导电垫151与第二导电垫152之间。牺牲图案157中的每个可以具有比其水平宽度大的高度。多个导电垫151和152的上表面可以被暴露。垫分离层150的上表面可以被牺牲图案157部分地覆盖。
94.在实施例中，牺牲图案157可以设置在垫分离层150上，以在行方向上平行。牺牲图案157可以设置在多个导电垫151和152之间，使得每个牺牲图案157在多个导电垫151和152之间每隔一个空间交替。
95.参照图32和图33，可以形成第一结晶导电层slc和第二结晶导电层plc以覆盖牺牲图案157的侧表面和上表面，并且覆盖多个导电垫151和152以及垫分离层150。第一结晶导电层slc可以比第二结晶导电层plc靠近牺牲图案157。第二结晶导电层plc可以与第一结晶导电层slc连续。
96.在实施例中，可以通过与参照图15描述的第一导电层23的形成中使用的(一种或
多种)方法类似的方法来执行形成第一结晶导电层slc和第二结晶导电层plc的步骤。第一结晶导电层slc可以包括单晶钙钛矿结构。第一结晶导电层slc可以包括具有单晶钙钛矿结构的导电材料，诸如srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合。第二结晶导电层plc可以包括多晶钙钛矿结构。第二结晶导电层plc可以包括具有多晶钙钛矿结构的导电材料，诸如srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合。例如，第一结晶导电层slc可以包括单晶钙钛矿srruo3层，第二结晶导电层plc可以包括多晶钙钛矿srruo3层。
97.在实施例中，可以通过与参照图18和图19描述的第一导电层23和第二导电层24的形成中使用的(一种或多种)方法类似的方法来执行形成第一结晶导电层slc和第二结晶导电层plc的步骤。第一结晶导电层slc中的第一导电层23可以包括单晶钙钛矿结构，第二结晶导电层plc中的第一导电层23可以包括多晶钙钛矿结构。例如，第一结晶导电层slc中的第一导电层23可以包括单晶钙钛矿srruo3结构，第二结晶导电层plc中的第一导电层23可以包括多晶钙钛矿srruo3结构。第一结晶导电层slc可以包括形成在单晶钙钛矿结构上的第二导电层24，第二结晶导电层plc可以包括形成在多晶钙钛矿结构上的第二导电层24。
98.参照图34和图35，可以部分地去除第一结晶导电层slc和第二结晶导电层plc，并且可以将模制层167掩埋在牺牲图案157之间。可以在模制层167的形成中使用薄膜形成工艺和平坦化工艺。平坦化工艺可以包括化学机械抛光(cmp)工艺、回蚀工艺或它们的组合。可以暴露牺牲图案157的上表面、第一结晶导电层slc的上端和模制层167的上表面。模制层167可以包括多晶硅。
99.参照图36和图37，可以完全去除牺牲图案157，从而形成沟槽157t。可以在沟槽157t的底部附近暴露垫分离层150。可以在沟槽157t的侧壁处暴露第一结晶导电层slc。
100.参照图38和图39，可以在沟槽157t中形成绝缘图案161。在绝缘图案161的形成中可以使用薄膜形成工艺和平坦化工艺。平坦化工艺可以包括化学机械抛光(cmp)工艺、回蚀工艺或它们的组合。可以暴露绝缘图案161的上表面、第一结晶导电层slc的上端和模制层167的上表面。绝缘图案161可以包括选自于由si、o、n、c、h和b组成的组中的至少两种。绝缘图案161可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、低k电介质或它们的组合。在实施例中，绝缘图案161可以包括氧化硅。
101.绝缘图案161可以各自具有单层结构。绝缘图案161可以各自具有材料上连续的一体结构。绝缘图案161可以各自直接接触垫分离层150。
102.参照图40和图41，可以完全去除模制层167，并且可以暴露第一结晶导电层slc和第二结晶导电层plc。
103.参照图42和图43，可以使用节点分离工艺形成多个第一电极171和172。节点分离工艺可以包括去除多个第一电极171和172之间的材料。多个第一电极171和172可以包括右电极171和左电极172。绝缘图案161可以分别保留在多个第一电极171和172之中的右电极171与左电极172之间。多个第一电极171和172中的每个可以包括第一结晶导电层slc和与第一结晶导电层slc连续的第二结晶导电层plc。
104.参照图44和图45，可以形成介电层181以在平面图中覆盖多个第一电极171和172、绝缘图案161和垫分离层150。介电层181可以包括第一介电区域sd和第二介电区域pd。第一介电区域sd可以比第二介电区域pd靠近第一结晶导电层slc。第二介电区域pd可以与第一
介电区域sd连续。可以通过与参照图16和图17描述的形成第一介电层26及第二介电层27中使用的(一种或多种)方法类似的方法来执行形成介电层181的步骤。第一介电区域sd可以对准以与第一结晶导电层slc叠置。第一介电区域sd可以具有比第一结晶导电层slc大的宽度。
105.第一介电区域sd可以包括与参照图16和图17描述的第一介电层26和第二介电层27的构造类似的构造。第一介电区域sd中的第一介电层26可以包括单晶钙钛矿结构。第一介电区域sd中的第一介电层26可以包括具有单晶钙钛矿结构的介电材料，诸如srtio3、batio3、srbatio3、catio3、srzro3、srhfo3、laalo3或它们的组合。第一介电区域sd可以包括在第一介电层26上的第二介电层27。
106.第二介电区域pd中的第一介电层26可以包括多晶钙钛矿结构。第二介电区域pd中的第一介电层26可以包括具有多晶钙钛矿结构的介电材料，诸如srtio3、batio3、srbatio3、catio3、srzro3、srhfo3、laalo3或它们的组合。第二介电区域pd可以包括在第一介电层26上的第二介电层27。
107.参照图12和图46，可以在介电层181上形成第二电极191。第二电极191可以包括第一区域suc和第二区域puc。第一区域suc可以比第二区域puc靠近第一介电区域sd。第二区域puc可以与第一区域suc连续。可以使用与参照图2描述的第二电极29的形成中使用的(一种或多种)方法类似的方法来执行形成第二电极191的步骤。第一区域suc可以对准以与第一介电区域sd叠置。第一区域suc可以具有比第一介电区域sd大的宽度。
108.在实施例中，第一区域suc可以包括单晶钙钛矿结构。第二区域puc可以包括多晶钙钛矿结构。
109.再次参照图9至图14，可以在第二电极191上形成附加电极196。附加电极196可以包括导电材料(诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合)。可以在附加电极196上形成上绝缘层197。上绝缘层197可以包括选自于由si、o、n、c、h和b组成的组中的至少两种。上接触插塞198可以形成为在延伸穿过上绝缘层197的同时接触附加电极196。可以在上绝缘层197上形成上布线199并且上布线199可以接触上接触插塞198。上接触插塞198和上布线199可以包括导电材料(诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合)。
110.根据本公开的实施例，可以提供单晶结构上的第一电极、第一介电层、第二介电层和第二电极。第一介电层和第二介电层可以形成介电层。第一电极和第一介电层中的每个可以包括单晶钙钛矿结构。相对于包括不同材料和不同结构的其它介电层，本公开的介电层的介电常数可以显著增大。因此，可以提供具有增加的电特性的半导体装置及其形成的方法。
111.虽然已经参照附图描述了本公开的实施例，但是本领域技术人员应当理解的是，在不脱离本公开的范围并且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施例应该仅在描述性意义上考虑，而不是出于限制的目的。

技术特征：
1.一种形成半导体装置的方法，所述方法包括：在基底上形成第一电极，基底包括单晶结构；在第一电极上形成介电层，介电层包括第一介电层和第二介电层；以及在介电层上形成第二电极，其中，形成介电层的步骤包括：在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层，并且其中，第一介电层的上表面具有比第二介电层的上表面大的表面粗糙度，其中，第一介电层的上表面与第二介电层相邻设置，并且其中，第二介电层的上表面与第二电极相邻设置。2.根据权利要求1所述的方法，其中，形成第一介电层的步骤包括原子层沉积方法、物理气相沉积方法或它们的组合。3.根据权利要求1所述的方法，其中，第一介电层包括srtio3、batio3、srbatio3、catio3、srzro3、srhfo3、laalo3或它们的组合。4.根据权利要求1所述的方法，其中，第一介电层的厚度为2nm至30nm。5.根据权利要求1所述的方法，其中，第二介电层的厚度是第一介电层的厚度的0.05倍至0.3倍。6.根据权利要求1所述的方法，其中，第二介电层包括sro、bao、tio2、zro2、hfo2、al2o3、lao或它们的组合。7.根据权利要求1所述的方法，其中，形成第一电极的步骤包括在单晶结构上形成具有单晶钙钛矿结构的第一导电层。8.根据权利要求7所述的方法，其中，第一导电层包括srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的其组合。9.根据权利要求7所述的方法，其中，形成第一导电层的步骤包括脉冲激光沉积方法、分子束外延方法或原子层沉积方法。10.根据权利要求7所述的方法，所述方法还包括：在第一导电层上形成第二导电层，其中，第二导电层的上表面具有比第一导电层的上表面低的表面粗糙度，其中，第二导电层的上表面与介电层相邻设置，并且其中，第一导电层的上表面与第二导电层相邻设置。11.根据权利要求1所述的方法，其中，单晶结构包括单晶钙钛矿钛酸锶。12.根据权利要求1所述的方法，其中，介电层具有100至900的介电常数。13.根据权利要求1所述的方法，其中，第二电极包括ru、ruo2、ir、iro2、srruo3、sriro3、srsno3、srmoo3、caruo3、lanio3或它们的组合。14.一种形成半导体装置的方法，所述方法包括：在半导体基底的有源层中形成晶体管；在晶体管上形成垫分离层；形成导电垫，导电垫在延伸穿过垫分离层的同时连接到晶体管；在导电垫上形成第一电极；在第一电极上形成介电层；以及在介电层上形成第二电极，
其中，形成介电层的步骤包括：在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层，并且其中，第一介电层的上表面具有比第二介电层的上表面大的表面粗糙度，其中，第一介电层的上表面与第二介电层相邻设置，并且其中，第二介电层的上表面与第二电极相邻设置。15.根据权利要求14所述的方法，所述方法还包括：在垫分离层上形成绝缘图案，绝缘图案在垂直于半导体基底的竖直方向上具有大于其水平宽度的高度；其中，第一电极接触绝缘图案的侧表面。16.根据权利要求15所述的方法，其中，形成绝缘图案的步骤包括：在垫分离层上形成牺牲图案；在牺牲图案上形成第一电极；去除牺牲图案，从而形成沟槽；以及在沟槽中形成绝缘图案。17.根据权利要求16所述的方法，其中，牺牲图案包括单晶钙钛矿结构。18.根据权利要求16所述的方法，其中，牺牲图案包括单晶钙钛矿钛酸锶。19.根据权利要求14所述的方法，其中，形成第一介电层的步骤包括原子层沉积方法、物理气相沉积方法或它们的组合；并且其中，第一介电层包括srtio3、batio3、srbatio3、catio3、srzro3、srhfo3、laalo3或它们的组合。20.一种形成半导体装置的方法，所述方法包括：使用脉冲激光沉积方法在单晶钙钛矿钛酸锶基底上形成具有单晶钙钛矿结构的第一电极；在第一电极上形成介电层；以及在介电层上形成第二电极，其中，形成介电层的步骤包括：使用原子层沉积法在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层，其中，第一介电层的上表面具有比第二介电层的上表面大的表面粗糙度，其中，第一介电层的上表面与第二介电层相邻设置，其中，第二介电层的上表面与第二电极相邻设置，其中，第二介电层的厚度是第一介电层的厚度的0.05倍至0.3倍，并且其中，介电层具有100至900的介电常数。

技术总结
提供了一种形成半导体装置的方法，所述方法包括：在基底上形成第一电极，基底包括单晶结构。在第一电极上形成包括第一介电层和第二介电层的介电层。在介电层上形成第二电极。形成介电层的步骤包括：在第一电极上形成具有单晶钙钛矿结构的第一介电层；以及在第一介电层上形成第二介电层。第一介电层的与第二介电层相邻的上表面具有比第二介电层的上表面大的表面粗糙度。第一介电层的上表面与第二介电层相邻设置，并且第二介电层的上表面与第二电极相邻设置。相邻设置。相邻设置。


技术研发人员：金恩善 朴报恩 安哲现 金亨俊 朴影根 庞桢一
受保护的技术使用者：三星电子株式会社
技术研发日：2023.01.31
技术公布日：2023/8/14