一种数据访问电路、方法及系统级芯片与流程

1.本公开涉及电动汽车技术领域，尤其涉及一种数据访问电路、方法及系统级芯片。


背景技术：

2.随着汽车智能化进程，汽车中电子控制单元（ecu）的数量也在快速增长，汽车的电气电子架构也逐渐从分布式走向集中式，即通过一个中央处理器和操作系统控制汽车中所有硬件，因此单颗系统级芯片（soc）需要连接更多的硬件资源，承载更多功能；外接设备作为系统级芯片的一部分，广泛存在于soc的访问末端；soc中主机对多个外接设备进行访问时通过访问外接设备内部的地址空间，完成主机与外设之间的信息交互；随着智能化的发展，soc连接的外接设备的数量急剧增加，且由于主流译码逻辑或拓扑结构的限制，只能对外接设备进行串行访问，因此对部分延时敏感的应用场景存在限制。


技术实现要素：

3.本公开提供了一种数据访问电路、方法及系统级芯片，以至少解决现有技术中存在的以上技术问题。
4.根据本公开的第一方面，提供一种数据访问电路，所述电路应用于系统级芯片，所述电路包括：寄存器配置子电路、逻辑地址译码片选子电路和物理地址译码片选子电路；所述寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。
5.根据本公开的第二方面，提供一种数据访问方法，应用于系统级芯片，包括：寄存器配置子电路接收并向逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路接收主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类
型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。
6.根据本公开的第三方面，提供了一种系统级芯片，包括：寄存器配置子电路、逻辑地址译码片选子电路、主机和至少一个外接设备；所述寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。
7.本公开的数据访问电路，寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系，如此，通过访问信息中的逻辑地址、逻辑地址分组信息和多个外接设备的关联配置信息可以确定多个第一外接设备，实现主机对多个第一外接设备的并行访问，缩短主机访问外接设备的时延。
8.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
9.通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：在附图中，相同或对应的标号表示相同或对应的部分。
10.图1示出了相关技术中系统级芯片的可选结构示意图；图2示出了相关技术中主机访问外接设备的示意图；图3示出了本公开实施例提供的数据访问电路的第一种可选结构示意图；图4示出了本公开实施例提供的逻辑地址分组信息和多个外接设备的关联配置信息；图5示出了本公开实施例提供的并行访问外接设备的示意图；图6示出了本公开实施例提供的数据访问电路的第二种可选结构示意图；图7示出了本公开实施例提供的数据访问方法的第一种可选流程示意图；图8示出了本公开实施例提供的数据访问装置的第二种可选流程示意图；图9示出了本公开实施例一种电子设备的组成结构示意图。
具体实施方式
11.为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
12.在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
13.除非另有定义，本公开所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本公开中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
14.应理解，在本公开的各种实施例中，各实施过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。
15.对本公开实施例进行进一步详细说明之前，对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释。
16.1）系统级芯片。
17.传统芯片主要包含单一单元，比如传统的中央处理器（cpu）主要包含计算单元；而系统级芯片中还可以包括内存、电源控制器、时钟控制器、中断控制器、处理器核等部件。
18.2）硬件域。
19.可以基于硬隔离的方案实现系统级芯片。也就是说，将系统级芯片内部的多个硬件资源划分为几个组，每个组中包括一个或多个单元（如计算单元、时钟控制器、中断控制器、处理器核等）所需的资源，每个组内的资源使用相同的编号，互相响应数据访问需求，不
影响其他组的硬件访问需求。每个设置好的硬件资源组就是一个硬件域，每个硬件域独立运行一个操作系统，不同硬件域之间通过核间通信的方式完成数据交互。
20.不同的硬件资源可以按需划分不同的组，例如将一个或多个处理器核、gpu及其他适合高性能计算的硬件资源划分为一个组，运行操作系统，执行有高性能需求的任务；同时将一个或多个处理器核与其他硬件资源划分为一组，运行rtos操作系统，执行实时性要求较高的任务。不同的组即不同的硬件域。
21.3）核间通信。
22.不同的硬件域之间也有信息通信需求，该通信方式被称为核间通信，相比芯片和芯片之间的通信具备更多优势，如不需要将信号传输至芯片外，安全性和速度都有较大提升。核间通信有多种形式，如适合传输指令的mailbox机制，以及适合共享数据的共享内存机制。
23.4）异构。
24.多个硬件域之间可能存在差异，如果差异达到不能被操作系统统一调度，即便使用的是相同的处理器核，也被认为是异构的。多硬件域可能同构也可能异构。需要说明的是，异构是对多硬件域的额外限定，多核异构是硬件概念，不是软件概念。
25.5）外接设备外接设备（简称外设）作为soc系统的一部分，广泛存在于soc的访问末端。其主要通过先进高性能总线（advanced high performance bus，ahb bus）或外围总线（advanced peripheral bus，apb）读写访问外接设备内部的地址空间完成处理器（或主机）和外接设备之间的信息交互。
26.伴随汽车智能化进程，单车需要电子控制单元（electronic control unit，ecu）的数量也在快速增长。传统汽车电子控制系统通过铜线电缆连接各ecu单元的方法正在逐步被淘汰，汽车电气电子架构正在逐渐从分布式走向集中式。
27.集中式的电子电气架构通过一个中央处理器和操作系统控制车辆上“所有硬件”，因此单颗soc需要连接更多的硬件资源，承载更多的功能。虽然单个外接设备的数据带宽需求是不变或者增长趋势，但外接设备数量的急剧增加，对soc系统带宽提出越来越高的要求。
28.在符合汽车规范（简称车规，对安全性的要求仅次于航天和军工）的应用场景，或者汽车的应用场景，soc在工程实践中，为了实现单颗soc对整车硬件资源尽可能多的控制，常常需要连接几个甚至几十个功能相同或者类似的外接设备。这些功能相同的外接设备分配有不同的物理地址空间（绝对地址），由soc内部的译码选择单元通过对物理地址高位译码来区分对不同外接设备的访问，外接设备则通过对物理地址低位译码来区分对内部不同地址空间的访问。其中，所述功能相同或者类似（或相似）可以包括对数据有相同或者类似（或相似）的处理方式。
29.图1示出了相关技术中系统级芯片的可选结构示意图。
30.如图1所示，soc中包括主机、译码选择单元和三个外接设备（adc1、adc2和adc3），其中，主机与译码选择单元连接，三个外接设备与所述译码选择单元连接。
31.主机向译码选择单元发送的访问信息中包括物理地址，物理地址包括高位和低位；物理地址高位表征目标外接设备的物理地址，用于确定接收所述访问信息的外接设备
（或待访问的外接设备），物理地址低位表征访问外接设备的内部存储空间；主机向所述译码选择单元发送携带物理地址的访问信息，所述译码选择单元基于所述物理地址高位，确定接收所述访问信息的外接设备，所述外接设备接收所述访问信息后，基于物理地址低位确认访问的内部存储空间，完成主机向外接设备的数据读取或写入。
32.在一些可选实施例中，soc中功能相同或者类似的外接设备包括多个，其物理地址高位不同，工作前需要配置相关寄存器以完成初始化，但由于目前主流译码逻辑或者拓扑结构的限制，译码选择单元的译码逻辑为物理地址译码，每一次只能基于物理地址高位确定一个外接设备，在所述主机访问所述外接设备之后，才能确定下一个待访问的外接设备，即主机只能对外接设备进行串行访问，无法同时访问多个功能相同或类似的外接设备。
33.图2示出了相关技术中主机访问外接设备的示意图。
34.如图1和图2所示，若主机需要访问adc1、adc2和adc3，需要在完成访问adc1的情况下，才能进行访问adc2，同理，在完成访问adc2的情况下，才能访问adc3，即主机无法同时并行访问多个外接设备，向多个外接设备中写入数据，对于延时敏感的应用场景带来限制。
35.针对相关技术中主机无法并行（或同时）向多个外接设备中写入数据的缺陷，本公开提供一种数据访问电路、方法及系统级芯片，以解决上述部分或全部技术问题。
36.图3示出了本公开实施例提供的数据访问电路的第一种可选结构示意图，将根据各个部分进行说明。
37.在一些实施例中，如图3所示，所述数据访问电路100包括寄存器配置子电路101逻辑地址译码片选子电路102。
38.所述寄存器配置子电路101与所述逻辑地址译码片选子电路102连接，用于向所述逻辑地址译码片选子电路102发送逻辑地址分组信息和多个外接设备的关联配置信息。
39.在一些实施例中，所述寄存器配置子电路100还可以与一主机设备连接，基于apb总线或ahb总线接收所述主机设备发送的逻辑地址分组信息和多个外接设备的关联配置信息。所述主机设备可以是如图4所示的主机，也可以是图4主机以外的主机设备，本公开不做具体限制。
40.图4示出了本公开实施例提供的逻辑地址分组信息和多个外接设备的关联配置信息。
41.在一些实施例中，如图4所示，所述逻辑地址分组信息包括每一个逻辑地址分组的起始地址段和结束地址段，例如，逻辑地址分组0的起始地址段为1，结束地址段为100；逻辑地址分组1的起始地址段为101，结束地址段为200等，需要说明的是，此处的起始地址段和结束地址段仅为示意，实际应用中可以根据需求设置，并不限于本公开实施例中所涉及的范围。
42.在一些实施例中，本公开实施例中所涉及的多个指至少两个，所述多个外接设备的关联配置信息包括所述多个外接设备中任一个外接设备与至少一个逻辑地址分组之间的使能关系，其中，所述使能关系可以理解为外接设备的存储空间包括某一个逻辑地址分组（具备使能关系或关联使能），或者外接设备的存储空间不包括某一逻辑地址分组（不具备使能关系或未关联使能）。
43.具体实施时，若所述外接设备的存储空间包括第一逻辑地址分组，则所述外接设备与所述第一逻辑地址分组之间关联使能；或者，若所述外接设备的存储空间不包括第一
逻辑地址分组，则所述外接设备与所述第一逻辑地址分组之间未关联使能。
44.如图4所示，对于外接设备n与至少一个逻辑地址分组之间的使能关系（图4中外设n关联配置），可以确定，外接设备n至少与逻辑地址分组0（图4中分组0）、逻辑地址分组1（图4中分组1）以及逻辑地址分组m（图4中分组m）之间关联使能，即外接设备n的存储空间至少包括逻辑地址分组0、逻辑地址分组1和逻辑地址分组m，进一步，以逻辑地址分组0的起始地址段为1，结束地址段为100，逻辑地址分组1的起始地址段为101，结束地址段为200为例，所述外接设备n的存储空间至少包括起始地址段为1，结束地址段为200的地址区间，以及起始地址段为m
×
100+1，结束地址段为（m+1）
×
100的地址空间。即所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，其中，m和n均为正整数。
45.所述逻辑地址译码片选子电路102分别与寄存器配置子电路101、主机和所述多个外接设备连接，所述数据访问电路100、主机、多个外接设备以及上文提到的主机设备（若有）均设置于同一系统级芯片内部。
46.所述逻辑地址译码片选子电路102用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备。所述控制信号用于在主机访问外接设备时，基于所述控制信号包括的高低电平实施写操作。所述至少两个第一外接设备为功能相同或相似的外接设备，即对数据的处理方式相同或相似。
47.在一些实施例中，如图3所示，所述逻辑地址译码片选子电路102确认至少一个第一外接设备之后，向所述外接设备发送控制信号和访问数据，以使所述外接设备基于所述控制信号的高低电平将所述访问数据写入所述外接设备的相应存储空间中。所述外接设备1片选/外接设备n片选，指逻辑地址译码片选子电路102基于访问地址确认了所述访问地址对应的外接设备为外接设备1/外接设备n；所述地址控制为控制信号，或者基于控制信号的高低电平将所述访问数据写入所述外接设备的相应存储空间中。
48.在一些实施例中，所述有效控制信号可以包括不同通信协议下的指定信号，例如，apb协议中的psel信号，ahb协议中的hsel信号或htrans信号。若满足所述控制信号为有效控制信号，说明所述控制信号为psel信号、hsel信号或htrans信号。
49.在一些实施例中，所述逻辑地址译码片选子电路102可以对逻辑地址进行译码，若访问地址的类型为逻辑地址类型，则由所述逻辑地址译码片选子电路102进行译码；若访问地址的类型为物理地址类型，则所述逻辑地址译码片选子电路102不对所述访问地址向所述主机发送访问错误信息；若访问类型为读操作类型，则向主机发送错误访问信息。
50.也就是说，本公开实施例所涉及的数据访问方法或数据访问电路适用于写操作，可以使所述主机并行将相同的数据写入多个功能相同或相似的外接设备中。
51.在一些实施例中，所述逻辑地址译码片选子电路102，具体用于基于所述访问地址和逻辑地址分组信息，确认所述访问地址对应的第一逻辑地址分组；基于所述第一逻辑地址分组和所述至少一个外接设备的关联配置信息，确认所述第一逻辑地址分组对应的至少两个第一外接设备。
52.具体实施时，所述逻辑地址译码片选子电路102确定所述访问地址属于哪一个逻辑地址分组的范围，仍然以逻辑地址分组0的起始地址段为1，结束地址段为100为例，假设访问地址为56，则访问地址落入逻辑地址分组0（即第一逻辑地址分组）；进一步，确认与所述逻辑地址分组0之间关联使能的至少两个外接设备，为所述至少两个第一外接设备。
53.图5示出了本公开实施例提供的并行访问外接设备的示意图。
54.如图5所示，当主机欲访问外接设备adc1、adc2和adc3时，基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息，可以确定外接设备adc1、adc2和adc3，实现主机向adc1、adc2和adc3的并行访问。
55.在一些可选实施例中，所述主机访问所述至少两个第一外接设备之后，可能存在访问错误的情况（如外设故障），因此，所述逻辑地址译码片选子电路102，还用于接收所述至少两个第一外接设备中任一个第一外接设备发送的逻辑地址错误访问信息，将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述寄存器配置子电路101，其中，所述对应第一外接设备指发送逻辑地址错误访问信息的外接设备；所述至少两个第一外接设备中任一个第一外接设备，包括访问错误的全部外接设备（一个或至少两个）。
56.所述寄存器配置子电路101，还用于接收所述逻辑地址译码片选子电路102发送的所述逻辑地址错误访问信息和对应第一外接设备的标识，通过芯片内的中断子电路将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述主机，以使所述主机重新向对应的第一外接设备发起访问。
57.在一些实施例中，所述中断子电路分别与所述寄存器配置子电路100以及主机连接，用于接收并向主机发送逻辑地址错误访问信息和对应第一外接设备的标识发送至所述主机，以使所述主机重新向相应的第一外接设备发起访问。
58.在一些可选实施例中，所述中断子电路可以在所述数据访问电路100内部，也可以在所述数据访问电路100外部，所述中断子电路为系统级芯片内部的电路。
59.如此，通过本公开实施例提供的数据访问电路，主机欲向多个外接设备访问时，逻辑地址译码片选子电路可以基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息确认至少两个第一外接设备，进而使所述主机可以并行向所述至少两个第一外接设备中写入数据，实现主机对多个外接设备的并行访问，解决时延敏感的应用场景带来的限制。
60.图6示出了本公开实施例提供的数据访问电路的第二种可选结构示意图。
61.在一些实施例中，所述数据访问电路100包括寄存器配置子电路101、逻辑地址译码片选子电路102、物理地址译码片选子电路103和至少一个或逻辑子电路（如图6，用1041至104n进行区别），其中，每一个或逻辑子电路均与一个外接设备相对应，如图6所示，或逻辑子电路1041（图6中或逻辑1041）与外接设备1相对应，或逻辑子电路104n（图6中或逻辑104n）与外接设备n相对应。
62.如图5所示，所述寄存器配置子电路101与所述逻辑地址译码片选子电路102连接，其输入端用于接收系统级芯片中主机设备发送的逻辑地址分组信息和多个外接设备的关联配置信息，其输出端用于向所述逻辑地址译码片选子电路102发送所述逻辑地址分组信息和多个外接设备的关联配置信息；在发生访问错误时，其输入端还用于接收逻辑地址译码片选子电路102发送的逻辑地址错误访问信息和对应第一外接设备的标识，其输出端还用于向主机发送逻辑地址错误访问信息和对应第一外接设备的标识。可选的，所述寄存器
配置子电路101可以包括至少一个输入端和至少一个输出端，可以由一个或两个不同的输入端接收主机或逻辑地址译码片选子电路102发送的信息，也可以由一个或两个不同的输出端向主机或逻辑地址译码片选子电路102发送信息。
63.所述逻辑地址译码片选子电路102分别与主机、寄存器配置子电路101和所述至少一个或逻辑子电路连接；其输入端用于接收主机发送的访问类型、访问地址和控制信号，以及寄存器配置子电路101发送的逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路102判断所述访问类型、访问地址的类型和控制信号是否满足第一预设条件，若满足，则基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息确认所述主机待访问的至少两个第一外接设备。
64.其中，所述第一预设条件包括：访问类型为写访问、访问地址的类型为逻辑地址类型，以及控制信号为有效控制信号。
65.所述逻辑地址译码片选子电路102的输出端用于向所述至少两个第一外接设备对应的或逻辑子电路发送控制信号和/或待写入数据（即访问数据）。所述待写入数据由所述主机发送至所述逻辑地址译码片选子电路102。
66.在一些可选实施例中，所述逻辑地址译码片选子电路102的输入端还用于接收至少两个第一外接设备中任一个第一外接设备发送的逻辑地址错误访问信息和对应第一外接设备的标识，并由输出端发送至所述寄存器配置子电路101。可选的，所述逻辑地址译码片选子电路102可以包括至少一个输入端和至少一个输出端，可以由一个或多个不同的输入端接收主机、寄存器配置子电路101和至少一个第一外接设备发送的信息，也可以由一个或多个不同的输出端向主机、寄存器配置子电路101和至少一个第一外接设备发送信息。
67.所述寄存器配置子电路101和所述逻辑地址译码片选子电路102的具体用途，包括对接收信息的处理方式等，可以参考图3部分的描述，此处不再重复赘述。
68.在一些实施例中，所述物理译码片选子电路103用于接收所述主机发送的访问地址和控制信号，若所述控制信号为有效控制信号且所述访问地址的类型为物理地址类型，则基于所述访问地址确认所述多个外接设备中的第二外接设备，以使所述主机访问所述第二外接设备。即所述物理译码片选子电路103适用于处理访问地址类型为物理地址的访问。
69.在一些实施例中，所述物理译码片选子电路103，还用于若所述控制信号不是所述有效控制信号，则不执行后续操作，等待接收主机发送的其他访问信息，所述有效控制信号包括不同通信协议下的指定信号；若所述访问地址的类型为逻辑地址类型，则向所述主机发送访问错误信息，以使所述主机将所述控制信号和所述访问地址发送至所述逻辑地址译码片选子电路。
70.在一些实施例中，由于每一个外接设备的物理地址不相同，因此所述物理地址译码片选子电路103根据访问地址只能确定一个第二外接设备。需要说明的是第一外接设备和第二外接设备都是系统级芯片内部的外接设备，即图3或图5所示的外接设备1，
……
，外接设备n中任一外接设备。
71.在一些实施例中，所述物理地址译码片选子电路103与第二外接设备连接，在所述主机访问所述第二外接设备之后，物理地址译码片选子电路103还用于接收所述第二外接设备发送的物理地址错误访问信息，将所述物理地址错误访问信息发送至所述主机，以使所述主机重新向所述第二外接设备发起访问。
72.由于所述物理地址译码片选子电路103每次访问只能确定一个外接设备，因此无需通过中断，可以直接向所述主机发送所述物理地址错误访问信息，所述主机知晓出现错误访问的外接设备，因为访问地址的类型为物理地址类型时，只能确定一个外接设备，访问地址由主机发送，因此当出现错误访问时，主机知晓出现错误访问的外接设备。
73.在一些实施例中，每一个或逻辑子电路用于接收所述主机通过所述逻辑地址译码片选子电路或所述物理地址译码片选子电路发送的访问信息，确认所述访问信息对应的第一外接设备的地址或所述第二外接设备的地址是否与所述或逻辑子电路对应的外接设备的地址相匹配，若匹配，则允许所述主机向所述或逻辑子电路对应的外接设备中写入数据，若不匹配，则不允许所述主机向所述或逻辑子电路对应的外接设备中写入数据；其中，所述外接设备包括至少两个第一外接设备和第二外接设备中任一外接设备；在另一些实施例中，所述或逻辑子电路的功能为或逻辑，即所述逻辑地址译码片选子电路或所述物理地址译码片选子电路发送的访问信息均符合逻辑，可以实现对相应外接设备的访问。
74.如此，通过本公开实施例提供的数据访问电路，主机欲向多个外接设备访问时，逻辑地址译码片选子电路和物理地址译码片选子电路可以分别对逻辑地址类型和物理地址类型的访问地址进行处理，确定待访问外设，具体的，逻辑地址译码片选子电路可以基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息确认至少两个第一外接设备；物理地址译码片选子电路可以基于访问地址确定第二外接设备，进而使所述主机可以并行向所述至少两个第一外接设备中写入数据，实现并行访问，解决时延敏感的应用场景带来的限制，或者向第二外接设备中写入数据。
75.图7示出了本公开实施例提供的数据访问方法的第一种可选流程示意图。
76.步骤s601，寄存器配置子电路接收并向逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息。
77.在一些实施例中，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。
78.步骤s602，逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，基于解析结果进行相应操作。
79.在一些实施例中，所述逻辑地址译码片选子电路确认所述控制信号是否为有效控制信号，若所述控制信号不是有效控制信号，则不执行后续操作，等待接收主机发送的其他访问信息；若所述控制信号为有效控制信号，则确认所述访问地址的类型，若所述访问地址的类型为物理地址类型，则向所述主机发送访问错误信息，以使所述主机将所述控制信号和所述访问地址发送至所述物理地址译码片选子电路；若所述访问地址类型为逻辑地址类型，则确认所述访问类型是否为写操作类型，若所述访问类型为读操作类型，则向所述主机发送访问错误信息；若所述访问类型为写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备。
80.具体实施时，所述逻辑地址译码片选子电路确认所述控制信号为有效控制信号、
所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备；若任一条件不满足，则不执行后续操作。
81.在一些实施例中，所述逻辑地址译码片选子电路可以按照控制信号、访问地址的类型和访问类型的顺序进行确认，或者按照任意顺序进行确认，本公开不做具体限制。
82.具体实施时，所述逻辑地址译码片选子电路基于所述访问地址和逻辑地址分组信息，确认所述访问地址对应的第一逻辑地址分组；基于所述第一逻辑地址分组和所述至少一个外接设备的关联配置信息，确认所述第一逻辑地址分组对应的至少两个第一外接设备。
83.在一些可选实施例中，所述方法还包括：接收所述至少两个第一外接设备中任一个第一外接设备发送的逻辑地址错误访问信息，将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述寄存器配置子电路；所述寄存器配置子电路接收所述逻辑地址译码片选子电路发送的所述逻辑地址错误访问信息和对应第一外接设备的标识，通过芯片内的中断子电路将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述主机，以使所述主机重新向相应的第一外接设备发起访问。
84.图8示出了本公开实施例提供的数据访问装置的第二种可选流程示意图。
85.步骤s701，初始化寄存器配置子电路。
86.在一些实施例中，数据访问电路初始化所述寄存器配置子电路，所述寄存器配置子电路接收主机设备发送的逻辑地址分组信息和多个外接设备的关联配置信息，并向所述物理地址译码片选子电路发送所述逻辑地址分组信息和多个外接设备的关联配置信息。
87.步骤s702，数据访问电路确认主机是否发送访问信息。
88.在一些实施例中，所述数据访问电路接收所述主机发送的信息，确认所述信息中包括的控制信号是否为有效控制信号，若所述控制信号为有效控制信号，则所述数据访问电路确认主机发送访问信息，所述信息即为所述访问信息，若所述控制信号不是有效控制信号，则所述数据访问电路确认所述主机未发送访问信息，等待接收主机发送的其他访问信息，重复步骤s702。所述访问信息可以包括访问类型、访问地址和控制信号至少之一。
89.在一些实施例中，步骤s702可以由所述数据访问电路包括的逻辑地址译码片选子电路和物理地址译码片选子电路中至少之一执行。
90.若所述步骤s702为逻辑地址译码片选子电路执行，则执行步骤s703，若所述步骤s702为物理地址译码片选子电路执行，则执行步骤s704；若所述逻辑地址译码片选子电路和所述物理地址译码片选子电路均执行所述步骤s702，则执行步骤s703和步骤s704。
91.步骤s703，逻辑地址译码片选子电路解析访问信息。
92.在一些实施例中，所述访问信息包括控制信号、访问类型和访问地址；所述逻辑地址译码片选子电路确认所述访问地址的类型是否为逻辑地址类型，若所述访问地址的类型为物理地址类型，则向主机发送访问错误信息，并且不再执行后续步骤。具体的，若所述访问地址的类型为物理地址类型，则由所述物理地址译码片选子电路进行处理，无需所述逻辑地址译码片选子电路继续处理。
93.若所述访问信息包括的访问地址的类型为逻辑地址类型，则确认所述访问类型是否为写操作类型，若所述访问类型为读操作类型，则向所述主机发送访问错误信息；若所述
访问类型为写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备。
94.具体实施时，所述逻辑地址译码片选子电路基于所述访问地址和逻辑地址分组信息，确认所述访问地址对应的第一逻辑地址分组；基于所述第一逻辑地址分组和所述至少一个外接设备的关联配置信息，确认所述第一逻辑地址分组对应的至少两个第一外接设备。
95.在一些实施例中，所述逻辑地址译码片选子电路可以按照控制信号、访问地址的类型和访问类型的顺序进行确认。
96.具体实施时，所述逻辑地址译码片选子电路确认所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备；若任一条件不满足，则不执行步骤s704，物理地址译码片选子电路解析访问信息。
97.在一些实施例中，所述物理地址译码片选子电路确认所述访问信息中包括的访问地址的类型是否为逻辑地址类型，若是，则向所述主机发送访问错误信息。
98.若所述访问地址的类型为物理地址类型，则所述物理地址译码片选子电路基于所述访问地址确认待访问的第二外接设备。
99.步骤s705，路由所述主机访问所述待访问外接设备。
100.在一些实施例中，所述待访问外接设备可以是至少两个第一外接设备或第二外接设备。
101.如此，通过本公开实施例提供的数据访问方法，主机欲向多个外接设备访问时，逻辑地址译码片选子电路和物理地址译码片选子电路可以分别对逻辑地址类型和物理地址类型的访问地址进行处理，确定待访问外设，具体的，逻辑地址译码片选子电路可以基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息确认至少两个第一外接设备；物理地址译码片选子电路可以基于访问地址确定第二外接设备，进而使所述主机可以并行向所述至少两个第一外接设备中写入数据，实现并行访问，解决时延敏感的应用场景带来的限制，或者向第二外接设备中写入数据。
102.为实现上述数据访问方法，本公开实施例还提供一种系统级芯片，所述系统级芯片包括：寄存器配置子电路、逻辑地址译码片选子电路、主机和至少一个外接设备；所述寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；
其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。
103.在一些可选实施例中，所述系统级芯片还可以包括物理译码片选子电路；所述寄存器配置子电路、逻辑地址译码片选子电路、物理地址译码片选子电路、主机和至少一个外接设备的连接关系和用途与上文（图3和图6）相同此处不再重复赘述。
104.根据本公开的实施例，本公开还提供了一种电子设备和一种可读存储介质。
105.图9示出了可以用来实施本公开的实施例的示例电子设备800的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。
106.如图9所示，电子设备800包括计算单元801，其可以根据存储在只读存储器（rom）802中的计算机程序或者从存储单元808加载到随机访问存储器（ram）803中的计算机程序，来执行各种适当的动作和处理。在ram 803中，还可存储电子设备800操作所需的各种程序和数据。计算单元801、rom 802以及ram 803通过总线804彼此相连。输入/输出（i/o）接口805也连接至总线804。
107.电子设备800中的多个部件连接至i/o接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许电子设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
108.计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（cpu）、图形处理单元（gpu）、各种专用的人工智能（ai）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（dsp）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如数据访问方法。例如，在一些实施例中，数据访问方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由rom 802和/或通信单元809而被载入和/或安装到电子设备800上。当计算机程序加载到ram 803并由计算单元801执行时，可以执行上文描述的数据访问方法的一个或多个步骤。备选地，在其他实施例中，计算单元801可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行数据访问方法。
109.本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（fpga）、专用集成电路（asic）、专用标准产品（assp）、芯片上系统的系统（soc）、负载可编程逻辑设备（cpld）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出
装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
110.用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
111.在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（ram）、只读存储器（rom）、可擦除可编程只读存储器（eprom或快闪存储器）、光纤、便捷式紧凑盘只读存储器（cd-rom）、光学储存设备、磁储存设备、或上述内容的任何合适组合。
112.为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，crt（阴极射线管）或者lcd（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。
113.可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（lan）、广域网（wan）和互联网。
114.计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
115.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
116.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
117.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种数据访问电路，其特征在于，所述数据访问电路应用于系统级芯片，所述数据访问电路包括：寄存器配置子电路和逻辑地址译码片选子电路；所述寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。2.根据权利要求1所述的电路，其特征在于，所述逻辑地址译码片选子电路与多个第一外接设备连接，在所述主机访问所述至少两个第一外接设备之后，所述逻辑地址译码片选子电路还用于接收所述至少两个第一外接设备中任一个第一外接设备发送的逻辑地址错误访问信息，将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述寄存器配置子电路；所述寄存器配置子电路，还用于接收所述逻辑地址译码片选子电路发送的所述逻辑地址错误访问信息和对应第一外接设备的标识，通过芯片内的中断子电路将所述逻辑地址错误访问信息和对应第一外接设备的标识发送至所述主机，以使所述主机重新向对应的第一外接设备发起访问。3.根据权利要求1所述的电路，其特征在于，所述逻辑地址译码片选子电路，具体用于以下至少之一：若所述控制信号不是所述有效控制信号，则不执行后续操作，等待接收主机发送的其他访问信息，所述有效控制信号包括不同通信协议下的指定信号；若所述访问类型为读操作类型，则向所述主机发送访问错误信息；若所述访问地址的类型为物理地址类型，则向所述主机发送访问错误信息，以使所述主机将所述控制信号和所述访问地址发送至物理地址译码片选子电路。4.根据权利要求1所述的电路，其特征在于，所述逻辑地址译码片选子电路，具体用于：基于所述访问地址和逻辑地址分组信息，确认所述访问地址对应的第一逻辑地址分组；基于所述第一逻辑地址分组和所述多个外接设备的关联配置信息，确认所述第一逻辑地址分组对应的至少两个第一外接设备。5.根据权利要求1所述的电路，其特征在于，所述电路还包括：物理地址译码片选子电路，所述物理地址译码片选子电路与所述主机连接，所述物理地址译码片选子电路用于接收所述主机发送的访问地址和控制信号，若所述控制信号为有效控制信号且所述访问地址的类型为物理地址类型，则基于所述访问地址确认多个外接设备中的第二外接设备，以使所述主机访问所述第二外接设备。
6.根据权利要求5所述的电路，其特征在于，所述物理地址译码片选子电路与所述第二外接设备连接，在所述主机访问所述第二外接设备之后，所述物理地址译码片选子电路还用于接收所述第二外接设备发送的物理地址错误访问信息，将所述物理地址错误访问信息发送至所述主机，以使所述主机重新向所述第二外接设备发起访问。7.根据权利要求5所述的电路，其特征在于，所述物理地址译码片选子电路，具体用于以下至少之一：若所述控制信号不是所述有效控制信号，则不执行后续操作，等待接收主机发送的其他访问信息，所述有效控制信号包括不同通信协议下的指定信号；若所述访问地址的类型为逻辑地址类型，则向所述主机发送访问错误信息，以使所述主机将所述控制信号和所述访问地址发送至所述逻辑地址译码片选子电路。8.根据权利要求1或5所述的电路，其特征在于，所述电路还包括：至少一个或逻辑子电路，所述至少一个或逻辑子电路中，每一个或逻辑子电路均与外接设备一一对应，所述或逻辑子电路的分别与所述逻辑地址译码片选子电路、所述电路中的物理地址译码片选子电路和相应的外接设备连接，所述每一个或逻辑子电路用于接收所述主机通过所述逻辑地址译码片选子电路或所述物理地址译码片选子电路发送的访问信息，确认所述访问信息对应的第一外接设备的地址或第二外接设备的地址是否与所述或逻辑子电路对应的外接设备的地址相匹配，若匹配，则允许所述主机向所述或逻辑子电路对应的外接设备中写入数据，若不匹配，则不允许所述主机向所述或逻辑子电路对应的外接设备中写入数据；其中，所述外接设备包括至少两个第一外接设备和第二外接设备中任一外接设备。9.一种数据访问方法，其特征在于，应用于系统级芯片，所述方法包括：寄存器配置子电路接收并向逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路接收主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。10.一种系统级芯片，其特征在于，所述系统级芯片包括：寄存器配置子电路、逻辑地址译码片选子电路、主机和至少一个外接设备；所述寄存器配置子电路与系统级芯片中逻辑地址译码片选子电路连接，用于接收并向所述逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；所述逻辑地址译码片选子电路与所述系统级芯片内的主机连接，用于接收所述主机发送的访问类型、控制信号和访问地址，所述逻辑地址译码片选子电路解析所述访问类型、控
制信号和访问地址，若满足所述控制信号为有效控制信号、所述访问地址的类型为逻辑地址类型且所述访问类型满足写操作类型，则基于所述访问地址、所述逻辑地址分组信息和所述多个外接设备的关联配置信息，确认所述多个外接设备中至少两个第一外接设备，以使所述主机并行访问所述至少两个第一外接设备；其中，所述逻辑地址译码片选子电路确认的所述至少两个第一外接设备对应的逻辑地址分组相同，所述逻辑地址分组信息包括每一个逻辑地址分组对应的起始地址段和结束地址段，所述外接设备的关联配置信息包括外接设备与至少一个逻辑地址分组之间的使能关系。

技术总结
本公开提供了一种数据访问电路、方法及系统级芯片，涉及电动汽车技术领域，所述电路包括：寄存器配置子电路和逻辑地址译码片选子电路；寄存器配置子电路，用于接收并向逻辑地址译码片选子电路发送逻辑地址分组信息和多个外接设备的关联配置信息；逻辑地址译码片选子电路，用于接收并解析所述主机发送的访问类型、控制信号和访问地址，若满足控制信号为有效控制信号、访问地址的类型为逻辑地址类型且访问类型为写操作类型，则基于访问地址、逻辑地址分组信息和多个外接设备的关联配置信息，确认至少两个第一外接设备，以使主机并行访问至少两个第一外接设备；实现主机对多个第一外接设备的并行访问，缩短主机访问外接设备的时延。延。延。


技术研发人员：李丹
受保护的技术使用者：深圳砺驰半导体科技有限公司
技术研发日：2023.07.14
技术公布日：2023/8/16