测试方法、装置、电子设备、存储介质与流程

1.本公开涉及芯片测试技术，尤其涉及一种测试方法、装置、电子设备及存储介质。


背景技术：

2.目前，系统级测试（system level test，slt）常应用于功能测试，性能测试和可靠性测试中。slt测试会将芯片置于其常规运行环境中来检测其工作是否正常，可以模拟用户环境，来验证各个ip模块之间的连接等。目前，在针对多核级联异构系统进行测试时，特别是芯片内部封装有两个或者多个晶片（die）的情况下，需要采用分离的方式分别测试各个die，这样的测试方法不仅流程上繁琐，而且测试时间也比较长。


技术实现要素：

3.本公开提供了一种测试方法、装置、电子设备及存储介质，以至少解决现有技术中存在的以上技术问题。
4.根据本公开的第一方面，提供了一种测试方法，应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述方法包括：为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；响应于所述第一测试指令，触发所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。
5.在一些可实施方式中，所述方法还包括：响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；响应于所述第一指示信息，生成所述第一测试指令。
6.在一些可实施方式中，所述晶片中包括子晶片；所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试，包括：
所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。
7.在一些可实施方式中，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。
8.在一些可实施方式中，所述第一类别测试的测试项包括以下至少之一：随机存取存储器（random access memory，ram）测试、时钟信号（clock）测试、直接存储器存取（direct memory access，dma）测试。
9.根据本公开的第二方面，提供了一种测试装置，应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述装置包括：设置单元，用于为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；第一触发单元，用于响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；第二触发单元，用于响应于所述第一测试指令，使所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；发送单元，用于响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；输出单元，用于触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。
10.在一些可实施方式中，所述装置还包括：第三触发单元，用于响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；第四触发单元，用于响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；所述输出单元，还用于响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；生成单元，用于响应于所述第一指示信息，生成所述第一测试指令。
11.在一些可实施方式中，所述晶片中包括子晶片；所述第二触发单元，还用于触发所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。
12.在一些可实施方式中，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。
13.在一些可实施方式中，所述第一类别测试的测试项包括以下至少之一：随机存取存储器ram测试、时钟信号clock测试、直接存储器存取dma测试。
14.根据本公开的第三方面，提供了一种电子设备，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本公开所述的测试方法的步骤。
15.根据本公开的第四方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行本公开所述的测试方法的步骤。
16.本公开的测试方法、装置、设备及存储介质，对于多核异构芯片而言，在进行stl测试时，通过将多核异构芯片中的第一晶片设置为主节点，通过对主节点发送测试指令，使主节点向其他晶片发送该测试指令，可以使多个晶片中的每一晶片按所配置的测试项并行执行相关测试，从而提升了多核异构芯片的测试效率。本公开提升了芯片的slt测试程序的测试速度，能够使两颗以上的晶片（die）同步进行测试，节约了测试时间，减少了芯片测试的投入成本。本公开同时简化了slt测试流程，不需要外部分别操作来测试两颗以上的die，使用一个程序就可以输出两颗以上die的测试结果，减少了中间过程，降低了测试中出现问题的可能。另外，本公开还提高了slt测试应用的可移植性，在不同die上的测试项可以根据需求分别增减而互不影响，支持对两颗以上die的测试流程解耦，其中一个测试失败，不会影响另一颗的测试，最终集成两颗以上的测试结果，得到芯片的slt测试结果。
17.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：在附图中，相同或对应的标号表示相同或对应的部分。
19.图1示出了本公开实施例的测试方法的实现流程示意图一；图2示出了本公开实施例的测试方法的实现流程示意图二；图3示出了本公开实施例的测试方法的实现流程示意图三；图4示出了本公开实施例的测试装置的组成结构示意图；图5示出了本公开实施例一种电子设备的组成结构示意图。
具体实施方式
20.为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
21.图1示出了本公开实施例的测试方法的实现流程示意图一，如图1所示，本公开实施例的测试方法应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接。具体地，两个以上晶片之间的连接总线可以包括外围组件快速互连（peripheral component interconnect express，pcie）总线。这里，pcie总线仅为示例性说明，也可以是其他晶片内或晶片间的连接总线。
22.如图1所示，本公开实施例的测试方法包括以下处理步骤：步骤101，为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点。
23.本公开实施例中，在对多晶片的芯片进行slt测试之前，需要对所有晶片分别配置slt测试固件。测试固件表示一个测试用例或者多个测试以及清理工作所需要的设置或者准备。测试用例表示测试类继承测试项（testcase）类后，依据继承的类而设置一个新的测试用例类和测试方法。
24.为芯片中多个晶片分别配置的测试固件完全相同，或部分相同，或完全不同。这里的测试固件中包含各种测试项，完全相同是指测试项完全相同，部分相同是指测试固件中的部分测试项相同，完全不同是指测试固件中的所有测试项均不同。这里的测试项包括电源检测、管脚检测、逻辑检测、ip内部检测以及辅助功能检测等。
25.本公开实施例中，由于系统级芯片（ system on chip，soc）的多个die之间通过pcie总线互联，在对多个die进行slt测试时，本公开将其中一个die确定为主节点（pcie rc（root complex）），其余的die作为从节点（pcie ep（end point）），利用pcie总线之间的映射实现 rc 与ep之间的通信。本公开实施例中，通过rc向ep 发送测试开始命令，并且收集ep的测试信息，最终ep的测试结果都通过rc进行反馈。
26.这里，可以将芯片中多个晶片中的第一晶片作为rc，其余晶片作为ep，芯片中各晶片之间利用pcie映射实现 rc 与ep之间的通信。
27.步骤102，响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令。
28.本公开实施例中，由上位机发起测试，生成第一测试指令，并将第一测试指令向测试板发送，从而使第一晶片从测试板获取第一测试指令，并以rc身份向其余晶片发送第一测试指令，由各晶片同步开始测试。
29.步骤103，响应于所述第一测试指令，触发所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试。
30.本公开实施例中，各晶片在接收到第一测试指令后，各自并行执行测试固件中包含的测试项的测试。
31.步骤104，响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送。
32.本公开实施例中，当作为ep的其余晶片完成测试后，将测试结果向第一晶片发送，由第一晶片统一反馈测试结果。
33.步骤105，触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。
34.当第一晶片接收到其余晶片反馈的测试项后，将所接收到的其余晶片的测试结果以及自身的测试结果向上位机发送，此时所有晶片的测试完成。
35.图2示出了本公开实施例的测试方法的实现流程示意图二，如图2所示，本公开实施例的测试方法应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接。具体地，两个以上晶片之间的连接总线可以包括pcie总线。这里，pcie总线仅为示例性说明，也可以是其他晶片内或晶片间的连接总线。
36.如图2所示，本公开实施例的测试方法包括以下处理步骤：步骤201，响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项。
37.本公开实施例中，第一类别测试主要是指晶片进行的随机存取存储器（ram）测试、时钟信号（clock）测试、直接存储器存取（dma）测试等晶片上电启动后的基本测试。
38.步骤202，响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息。
39.本公开实施例中，将其中一个die确定为主节点（pcie rc），其余的die作为从节点（pcie ep），利用pcie总线之间的映射实现 rc 与ep之间的通信。本公开实施例中，通过rc向ep 发送测试开始命令，并且收集ep的测试信息，最终ep的测试结果都通过rc进行反馈。这里，将芯片中多个晶片中的第一晶片作为rc，其余晶片作为ep。
40.本公开实施例中，当作为ep的其余晶片完成第一类别测试后，将第一类别测试的测试结果向第一晶片发送，以使第一晶片知晓其余的晶片均不存在问题，可以开启stl测试。
41.步骤203，响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；响应于所述第一指示信息，生成所述第一测试指令。
42.第一晶片确定包含自身的所有晶片的第一类别测试的测试结果正常，可以向上位机发送第一类别测试结果正常的指示。上位机生成第一测试指令，并向第一晶片发送第一测试指令。
43.步骤204，为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点。
44.本步骤与步骤101的处理方式相同，这里不再赘述其实现细节。
45.步骤205，响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令。
46.本步骤与步骤102的处理方式相同，这里不再赘述其实现细节。
47.步骤206，响应于所述第一测试指令，触发所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试。
48.本公开实施例中，各晶片在接收到第一测试指令后，各自并行执行测试固件中包含的测试项的测试。若晶片中包括子晶片；则两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。
49.步骤207，响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送。
50.本步骤与步骤104的处理方式相同，这里不再赘述其实现细节。
51.步骤208，触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。
52.本步骤与步骤105的处理方式相同，这里不再赘述其实现细节。
53.本公开实施例在进行stl测试时，通过将多核异构芯片中的第一晶片设置为主节点，通过对主节点发送测试指令，使主节点向其他晶片发送该测试指令，可以使多个晶片中的每一晶片按所配置的测试项并行执行相关测试，从而提升了多核异构芯片的测试效率。本公开提升了芯片的slt测试程序的测试速度，能够使两颗以上的晶片同步进行测试，节约了测试时间，减少了芯片测试的投入成本。本公开同时简化了slt测试流程，不需要外部分别操作来测试两颗以上的die，使用一个程序就可以输出两颗以上die的测试结果，减少了
中间过程，降低了测试中出现问题的可能。另外，本公开还提高了slt测试应用的可移植性，在不同die上的测试项可以根据需求分别增减而互不影响，支持对两颗以上die的测试流程解耦，其中一个测试失败，不会影响另一颗的测试，最终集成两颗以上的测试结果，得到芯片的slt测试结果。
54.以下通过具体示例，进一步阐明本公开实施例的技术方案的本质。
55.目前对于一个芯片内封装的多个die，大多采用分离的方式分别测试各个die，一个die测试完成之后再去测试另外一个die。这样的测试方式不仅流程上繁琐，而且测试时间也比较长。在多核级联异构系统中，每个芯片内部封装有两个或者多个die，这些die通常会用pcie总线互联起来。针对于此，本公开实施例的测试方法在进行slt测试时候需要确保各个die 同时进行测试，这样会节约测试时间同时简化测试流程。
56.由于soc的多个die之间存在pcie总线互联的基础，本公开实施例确定一个die作为pcie rc，其余的die作为pcie ep，利用pcie映射实现 rc 与ep之间的通信。rc给ep 发送测试开始命令，并且收集ep的测试信息，最终ep的测试结果都通过rc 反馈给测试机台。
57.图3示出了本公开实施例的测试方法的实现流程示意图三，如图3所示，本公开实施例的测试方法具体包括以下处理步骤：向soc芯片的ab面分别烧录slt测试固件的镜像，完成后上电启动，一块测试的测试板（loadboard）只需要下载一次镜像。
58.芯片启动后，各异构处理核的晶片会先进行系统自测，主要是测试ram、clock、dma等测试项，均正常后，b面会封装一个测试完成的信息，通过插口（socket）发送给a面，a面作为主节点（master）获取b面的自测（selftest）状态，如果ab面均正常，则会汇总所有晶片自测正常的信息，通过通用异步收发传输器（universal asynchronous receiver/transmitter，uart）发送给上位机，表示芯片可以进行进一步模块ip的测试。
59.上位机在接收信息后，向测试板发出开始测试的命令，由a面将该消息首先发送给b面，然后再向其他slave发送开始测试的命令，从而实现两颗die的并行测试。
60.b面测试完成后，将测试消息通过socket回传给a面，a面汇总最终的测试结果给上位机，通过几台的handler进行记录，并判定最终pass or fail的结果图4示出了本公开实施例的测试装置的组成结构示意图，如图4所示，本公开实施例的测试装置应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；本公开实施例的测试装置包括：设置单元40，用于为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；第一触发单元41，用于响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；第二触发单元42，用于响应于所述第一测试指令，使所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；发送单元43，用于响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；输出单元44，用于触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。
61.在图4所示的测试装置的基础上，本公开实施例的测试装置还包括：第三触发单元（图4中未示出），用于响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；第四触发单元（图4中未示出），用于响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；所述输出单元（图4中未示出），还用于响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；生成单元（图4中未示出），用于响应于所述第一指示信息，生成所述第一测试指令。
62.作为一种实现方式，所述晶片中包括子晶片；所述第二触发单元42，还用于触发所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。
63.作为一种实现方式，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。
64.作为一种实现方式，所述第一类别测试的测试项包括以下至少之一：ram测试、clock测试、dma测试。
65.在示例性实施例中，设置单元40、第一触发单元41、第二触发单元42、发送单元43、输出单元44、第三触发单元、第四触发单元、生成单元等可以被一个或多个中央处理器（cpu，central processing unit）、图形处理器（gpu，graphics processing unit）、应用专用集成电路（asic，application specific integrated circuit）、dsp、可编程逻辑器件（pld，programmable logic device）、复杂可编程逻辑器件（cpld，complex programmable logic device）、现场可编程门阵列（fpga，field-programmable gate array）、通用处理器、控制器、微控制器（mcu，micro controller unit）、微处理器（microprocessor）、或其他电子元件实现。
66.关于上述实施例中的装置，其中各个模块及单元执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。
67.根据本公开的实施例，本公开还记载了一种电子设备和一种可读存储介质。
68.图5示出了可以用来实施本公开的实施例的示例电子设备800的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。
69.如图5所示，设备800包括计算单元801，其可以根据存储在只读存储器（rom）802中的计算机程序或者从存储单元808加载到随机访问存储器（ram）803中的计算机程序，来执行各种适当的动作和处理。在ram 803中，还可存储设备800操作所需的各种程序和数据。计算单元801、rom 802以及ram 803通过总线804彼此相连。输入/输出（i/o）接口805也连接至总线804。
70.设备800中的多个部件连接至i/o接口805，包括：输入单元806，例如键盘、鼠标等；
输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
71.计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（cpu）、图形处理单元（gpu）、各种专用的人工智能（ai）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（dsp）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如测试方法。例如，在一些实施例中，本公开实施例的测试方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由rom 802和/或通信单元809而被载入和/或安装到设备800上。当计算机程序加载到ram 803并由计算单元801执行时，可以执行上文描述的测试方法的一个或多个步骤。备选地，在其他实施例中，计算单元801可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行前述实施例的测试方法的步骤。
72.本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（fpga）、专用集成电路（asic）、专用标准产品（assp）、片上系统（soc）、复杂可编程逻辑设备（cpld）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
73.用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
74.在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（ram）、只读存储器（rom）、可擦除可编程只读存储器（eprom或快闪存储器）、光纤、便捷式紧凑盘只读存储器（cd-rom）、光学储存设备、磁储存设备、或上述内容的任何合适组合。
75.为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，crt（阴极射线管）或者lcd（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用
任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。
76.可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（lan）、广域网（wan）和互联网。
77.计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
78.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
79.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
80.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种测试方法，应用于多核异构芯片中，其特征在于，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述方法包括：为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；响应于所述第一测试指令，触发所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。2.根据权利要求1所述的方法，其特征在于，所述方法还包括：响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；响应于所述第一指示信息，生成所述第一测试指令。3.根据权利要求1所述的方法，其特征在于，所述晶片中包括子晶片；所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试，包括：所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。4.根据权利要求1至3中任一项所述的方法，其特征在于，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。5.根据权利要求2所述的方法，其特征在于，所述第一类别测试的测试项包括以下至少之一：随机存取存储器ram测试、时钟信号clock测试、直接存储器存取dma测试。6.一种测试装置，应用于多核异构芯片中，其特征在于，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述装置包括：设置单元，用于为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；第一触发单元，用于响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；第二触发单元，用于响应于所述第一测试指令，使所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；发送单元，用于响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；
输出单元，用于触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。7.根据权利要求6所述的装置，其特征在于，所述装置还包括：第三触发单元，用于响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；第四触发单元，用于响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；所述输出单元，还用于响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；生成单元，用于响应于所述第一指示信息，生成所述第一测试指令。8.根据权利要求6所述的装置，其特征在于，所述晶片中包括子晶片；所述第二触发单元，还用于触发所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。9.根据权利要求6至8中任一项所述的装置，其特征在于，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。10.根据权利要求7所述的装置，其特征在于，所述第一类别测试的测试项包括以下至少之一：随机存取存储器ram测试、时钟信号clock测试、直接存储器存取dma测试。11.一种电子设备，其特征在于，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1至5任一项所述的测试方法的步骤。12.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使计算机执行根据权利要求1至5任一项所述的测试方法的步骤。

技术总结
本公开提供了一种测试方法、装置、电子设备，所述方法包括：为两个以上晶片分别配置测试固件，以及，将两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；响应于第一晶片检测到第一测试指令，触发第一晶片向其余晶片发送第一测试指令；响应于第一测试指令，触发两个以上晶片中的每一晶片按测试固件中包含的测试项并行执行相关测试；响应于两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向第一晶片发送；触发第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。本公开能够使两颗以上的晶片同步进行测试，节约了测试时间，减少了芯片测试的投入成本。试的投入成本。试的投入成本。


技术研发人员：李润宇 赵帅
受保护的技术使用者：上海励驰半导体有限公司
技术研发日：2023.04.25
技术公布日：2023/7/12