一种射频收发芯片和射频收发装置的制作方法

1.本公开涉及集成电路技术领域，具体涉及一种射频收发芯片和射频收发装置。


背景技术：

2.射频收发芯片作用是将射频信号经由放大、滤波和模数转换后交由基带进行后续的信号处理。射频收发芯片的接收链路通常包括低噪声放大器、下混频器、滤波器、模数转换器(adc)等；发射链路通常包括数模转换器(dac)、滤波器、上混频器等。
3.近年来随着5g移动通信等相控阵通信需求的发展，要求射频收发芯片具备多芯片同步工作的能力。相控阵通信要求各通道的本振信号相位一致，否则会造成射频信号的波束合成信噪比下降，带来主瓣下降、旁瓣抬升等后果。


技术实现要素：

4.本公开提供一种射频收发芯片，包括：锁相环模块、本振产生模块和同步模块；其中，
5.所述锁相环模块与所述本振产生模块、所述同步模块连接，且被配置为，根据参考时钟信号和所述同步模块输出的第一反馈信号，生成与所述参考时钟信号同步的基准时钟信号；
6.所述本振产生模块被配置为，将所述基准时钟信号转换为第一差分信号；
7.所述同步模块与所述本振产生模块连接，且被配置为，根据同步信号，确定所述第一差分信号与所述参考时钟信号的相位差，并根据所述相位差向所述锁相环模块输出所述第一反馈信号；
8.其中，所述射频收发芯片用于射频收发装置中，所述射频收发装置中包括所述射频收发芯片以及一个或多个其他射频收发芯片，所述射频收发芯片被配置为：与所述一个或多个其他射频收发芯片接收相同的参考时钟信号和相同的同步信号，以使所述射频收发芯片以及所述一个或多个其他射频收发芯片的基准时钟信号保持同步。
9.在一些实施例中，所述锁相环模块包括：第一数字鉴相器、环路滤波器、压控振荡器和小数分频单元；其中，
10.所述第一数字鉴相器与所述小数分频单元、所述环路滤波器连接，且被配置为，根据所述小数分频单元输出的第二反馈信号和所述参考时钟信号的相位差，生成电压信号；
11.所述环路滤波器被配置为，对所述第一数字鉴相器输出的电压信号进行滤波，生成电压控制信号；
12.所述压控振荡器与所述环路滤波器连接，且被配置为，根据所述环路滤波器输出的电压控制信号生成所述基准时钟信号；
13.所述小数分频单元与所述压控振荡器连接，且被配置为，根据所述第一反馈信号，对所述基准时钟信号进行分频，生成所述第二反馈信号。
14.在一些实施例中，所述同步模块包括：相位累加器、采样单元、数字鉴相器、数控本
振单元和控制单元；其中，
15.所述累加器与所述控制单元连接，且被配置为，响应于所述同步信号，并根据所述参考时钟信号对所述控制单元输出的频率控制字进行累加，生成累加信号；
16.所述数控本振单元与所述累加器连接，且被配置为，根据所述累加信号进行内部寻址，输出第二差分信号；
17.所述采样单元与所述本振产生模块连接，且被配置为，根据所述参考时钟信号，对所述第一差分信号进行采样，得到采样信号；
18.所述第二数字鉴相器与所述采样单元、所述数控本振单元连接，且被配置为，确定所述第二差分信号和所述采样信号的相位差；
19.所述控制单元与所述第二数字鉴相器、所述锁相环模块连接，且被配置为，根据所述相位差、预设的初始分频比、分频比偏移量和频率调整信号，向所述相位累加器输出频率控制字，并向所述锁相环模块输出所述第一反馈信号。
20.在一些实施例中，所述控制单元包括：相位调整控制电路和数据选择器；
21.所述相位调整控制电路与所述第二数字鉴相器、所述数据选择器连接，且被配置为，根据所述相位差向所述数据选择器输出频率调整信号；
22.所述数据选择器与所述锁相环模块连接，且被配置为，根据预设的初始分频比、分频比偏移量和频率调整信号，向所述相位累加器输出所述频率控制字，并向所述锁相环模块输出所述第一反馈信号。
23.在一些实施例中，所述射频收发芯片还包括：第一本振单元、第一混频器、低噪声放大器和模数转换器；
24.所述第一本振单元与所述锁相环模块连接，且被配置为，根据所述基准时钟信号和寄存器提供的配置参数，生成第一本振信号；
25.所述第一混频器与所述第一本振单元连接，且被配置为，对射频收发单元接收到的第一射频信号和所述第一本振信号进行下混频，生成中频信号；
26.所述第一低噪声放大器与所述第一混频器连接，且被配置为，对所述中频信号进行下变频，生成第一模拟信号；
27.所述模数转换器与所述第一低噪声放大器连接，且被配置为，将所述第一模拟信号转换成第一数字信号，并将所述第一数字信号输出到数字处理单元。
28.在一些实施例中，所述射频收发芯片还包括：第二本振单元、数模转换器、第二混频器和低噪声放大器；
29.所述第二本振单元与所述锁相环模块连接，且被配置为，根据所述基准时钟信号和寄存器提供的配置参数，生成第二本振信号；
30.所述数模转换器被配置为，将数字处理单元所输出的第二数字信号转换成第二模拟信号；
31.所述第二混频器与所述第二本振单元、所述数模转换器连接，且被配置为，将所述第二本振信号与所述第二模拟信号进行上混频，生成第二射频信号；
32.所述第二低噪声放大器与所述第二混频器连接，且被配置为，将所述第二射频信号放大后输出至射频收发单元。
33.在一些实施例中，所述射频收发芯片还包括：处理器、以及一个或多个寄存器，所
述处理器为基于risc-v指令的处理器；
34.所述处理器与所述一个或多个寄存器连接，用于对所述一个或多个寄存器进行配置。
35.在一些实施例中，所述射频收发芯片还包括信号接口；
36.所述处理器在对所述一个或多个寄存器中的任一寄存器进行配置时，具体用于，向所述寄存器提供第一配置参数和第二配置参数；
37.所述寄存器与所述信号接口连接，且被配置为，在初始状态下以及在所述信号接口接收第一指令时，输出所述第一配置参数，以使所述第一本振单元生成的第一本振信号与所述射频信号的频率相同；并在所述信号接口接收到第二指令时，输出第二配置参数，以使第一本振单元生成的第一本振信号与所述射频信号的频率不同。
38.在一些实施例中，所述射频收发芯片还包括监测模块；所述监测模块被配置为，对所述第二射频信号进行监测和补偿，以使补偿后的射频信号的增益达到目标增益。
39.本公开还提供一种射频收发装置，包括以上实施例中所述的射频收发芯片；所述射频收发装置包括所述射频收发芯片以及一个或多个其他射频收发芯片，所述射频收发装置中的多个射频收发芯片接收相同的参考时钟信号和相同的同步信号。
40.在本公开实施例中，通过同步模块和参考时钟信号来调整锁相环模块的频率和相位，使得射频收发芯片的基准时钟信号与参考时钟信号同步，因此，在射频收发装置中，可以向多个射频收发芯片提供同一个参考时钟信号和同一个同步信号，从而可以使多个射频收发芯片的基准时钟信号保持同步，实现射频收发装置的同步模式。
附图说明
41.附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
42.图1为本公开实施例中提供的一种射频芯片的部分结构示意图。
43.图2为本公开实施例中提供的本振单元的电路示意图。
44.图3为本公开实施例中提供的射频收发芯片的另一种结构示意图。
45.图4为本公开实施例中提供的射频收发芯片的部分结构示意图。
46.图5为本公开实施例中提供的接收链路和发射链路的结构示意图。
47.图6为本公开实施例中提供的射频收发装置的结构示意图。
具体实施方式
48.以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
49.在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了使于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。除非另作定义，本公开实施例使用的技术术语或者科学术语应
当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
50.图1为本公开实施例中提供的一种射频收发芯片的部分示意图，该射频收发芯片12用于射频收发装置中。如图1所示，射频收发芯片12包括：锁相环模块1、本振产生模块2和同步模块3。其中，锁相环模块1与本振产生模块2、同步模块3连接，且被配置为，根据参考时钟信号和第一反馈信号，生成与参考时钟信号同步的基准时钟信号，并将该基准时钟信号输出至本振产生模块2。本振产生模块2被配置为，将接收到的基准时钟信号转换为第一差分信号，并将第一差分信号输出至同步模块3。同步模块3与本振产生模块2连接，且被配置为，根据接收到的同步信号确定第一差分信号与接收到的参考时钟信号的相位差，并根据该相位差向锁相环模块1输出上述第一反馈信号，以供锁相环模块1根据第一反馈信号对基准时钟信号进行调整，直至基准时钟信号与参考时钟信号同步。
51.射频收发芯片12用于射频收发装置中，本公开实施例提供的射频收发装置可以应用于多进多出(multiple-input multiple-output，mimo)系统中。同一个射频收发装置中包括多个射频收发芯片，射频收发芯片12的功能适用于多个射频收发芯片中的每一个射频收发芯片。多个射频收发芯片12接收相同的参考时钟信号和相同的同步信号，以使多个射频收发芯片12的基准时钟信号保持同步。其中，基准时钟信号为射频收发芯片12工作时所参照的时钟信号，例如，接收链路中的第一本振单元804，和发射链路中的第二本振单元904，可以根据基准信号生成本振时钟信号。
52.其中，锁相环模块1是一种利用相位同步产生的电压，去调谐压控振荡器103以产生目标频率的负反馈控制系统。锁相环模块1利用外部输入的参考时钟信号控制环路内部振荡信号的频率和相位，从而实现输出信号频率对输入信号频率的自动跟踪。这种方式可以使得无线收发芯片的工作频率较为稳定。
53.本公开实施例中的射频收发芯片12，通过同步模块3和参考时钟信号来调整锁相环模块1的频率和相位，使得射频收发芯片12的基准时钟信号与参考时钟信号同步，因此，在射频收发装置中，可以向多个射频收发芯片12提供同一个参考时钟信号和同一个同步信号，从而可以使多个射频收发芯片12的基准时钟信号保持同步，实现射频收发装置的同步模式。
54.图2为本公开实施例中提供的一种锁相环模块的电路示意图，如图2所示，锁相环模块1包括：第一数字鉴相器101、环路滤波器102、压控振荡器103和小数分频单元104。其中，第一数字鉴相器101与小数分频单元104、环路滤波器102连接，且被配置为，根据第二反馈信号和参考时钟信号的相位差，生成与该相位差具有一定关系的电压信号，并将电压信号输出至环路滤波器102。环路滤波器102被配置为，对第一数字鉴相器101输出的电压信号进行滤波，生成电压控制信号，并将该电压控制信号输出至压控振荡器103。压控振荡器103与环路滤波器102连接，且被配置为，根据环路滤波器102输出的电压控制信号生成基准时
钟信号，并将该基准时钟信号输出至小数分频单元104。小数分频单元104与压控振荡器103连接，且被配置为，根据第一反馈信号和整数分频比n，对基准时钟信号进行分频，生成第二反馈信号，并提供给第一数字鉴相器101。
55.其中，如图2所示，第一数字鉴相器101包括两个边沿触发1011、带复位的d触发器1010和一个与门1012，其中，两个带复位的d触发器1010通过与门1012与两个边沿触发1011连接。
56.压控振荡器103是锁相环模块1的重要组成部分。当锁相环模块1工作时，压控振荡器103给出一个基准时钟信号，该基准时钟信号输入至小数分频单元，经过分频后与参考时钟信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则控制压控振荡器103，直到相位差恢复，达到锁相的目的。因此，锁相环模块1的电路是能使压控振荡器103的频率和相位均与参考时钟信号保持确定关系的闭环电路。
57.图3为本公开实施例中提供的射频收发芯片的另一种结构示意图，图3为图1的一种可选的具体化实现方案。如图3所示，同步模块3包括：累加器301、采样单元303、第二数字鉴相器304、数控本振单元302和控制单元30。其中，累加器301与控制单元30连接，且被配置为接收同步信号、参考时钟信号，以及数据选择器306输出的频率控制字，并根据参考时钟信号和同步信号对频率控制字进行累加，生成累加信号。同时，累加器301还被配置为，向数控本振单元302输出累加信号。
58.数控本振单元302与累加器301连接，且被配置为，根据接收到的累加信号进行内部寻址，生成第二差分信号。采样单元303与本振产生模块2连接，且被配置为，根据参考时钟信号，对第一差分信号进行采样，得到采样信号。
59.第二数字鉴相器304与采样单元303、数控本振单元302连接，且被配置为，根据数控本振单元302输出的第二差分信号和采样单元303输出的采样信号，确定两种信号的相位差，并将该相位差输出至控制单元30。
60.第二数字鉴相器304搭配累加器301，能够去除高次谐波分量，并通过相位累加的方式得到需要的相位差，相位累加的次数可以根据实际情况预先设定，从而可以更加快速的得到高精度的相位差。
61.控制单元30与第二数字鉴相器304、锁相环模块1连接，且被配置为，根据第二差分信号和采样信号的相位差、预设的初始分频比f、分频比偏移量fcal和频率调整信号，向累加器301输出频率控制字，并向锁相环模块1输出第一反馈信号。
62.其中，控制单元30是累加器301、采样单元303、第二数字鉴相器304，以及数控本振单元302的交互和控制中心。在本公开实施例中，控制单元30可以包括：相位调整控制电路305和数据选择器306。其中，相位调整控制电路305与第二数字鉴相器304、数据选择器306连接，且被配置为，根据第二差分信号和采样信号的相位差向数据选择器306输出频率调整信号。数据选择器306与锁相环模块1连接，且被配置为，根据预设的初始分频比f、分频比偏移量fcal和接收到的频率调整信号，向累加器301输出频率控制字，并向锁相环模块1输出第一反馈信号。
63.需要说明的是，这里的第一反馈信号是含有小数分频比的信号。在本公开实施例中，小数分频比记作x。其中，小数分频单元104在每个周期根据数据选择器306输出的小数分频比x，将小数分频单元104的分频比设置为n+x，也就是说，小数分频单元104的分频比并
不是固定不变的。对于不同的射频收发芯片中的两个相同设置的小数分频单元104，例如从某时刻开始，其中一个小数分频单元104的分频比为35、36、34、33、33、36、
…
，而另一个小数分频单元104的分频比为34、33、33、36、
…
，则两个小数分频单元104所生输出的第二反馈信号是不同步的，而锁相环模块1可以根据同步模块3所生成的第一反馈信号(即含有小数分频比的信号)，调整第二反馈信号，进而调整压控震荡器103输出的基准时钟信号，直至基准时钟信号与参考时钟信号一致。
64.图4为本公开实施例中提供的射频收发芯片的部分结构示意图，如图3和图4所示，射频收发芯片除了包括图1中的结构之外，还包括：寄存器7、接收链路8，以及发射链路9。其中，接收链路8用于接收来自于射频收发单元的射频信号。
65.图5为本公开实施例中提供的接收链路和发射链路的结构示意图，如图5所示，接收链路8包括：第一本振单元804、第一混频器801、第一低噪声放大器802和模数转换器803。其中，接收链路8中的第一本振单元804与锁相环模块1连接，且被配置为，根据基准时钟信号和寄存器7提供的配置参数，生成第一本振信号，并将第一本振信号输入至第一混频器801。第一混频器801与第一本振单元804连接，且被配置为，将从射频收发单元接收到的射频信号与第一本振信号进行下混频，生成中频信号。第一低噪声放大器802与第一混频器801连接，且被配置为，接收到第一本振单元804输出的中频信号后，对中频信号进行下变频，生成第一模拟信号，并将第一模拟信号输入给模数转换器803。模数转换器803与第一低噪声放大器802连接，且被配置为，将第一模拟信号转换成第一数字信号，并将第一数字信号输出到数字处理单元11中进行处理，获得处理后的数字信号。
66.如图5所示，发射链路9用于将数字处理单元11处理过的射频信号提供给射频收发单元，以供射频收发单元向外界发射射频信号。发射链路9包括：第二本振单元904、数模转换器903、第二混频器901和第二低噪声放大器902。其中，发射链路9中的第二本振单元904与锁相环模块1连接，且被配置为，根据基准时钟信号和寄存器7提供的配置参数，生成第二本振信号。数模转换器903被配置为，将数字处理单元11所输出的第二数字信号转换成第二模拟信号。第二混频器901与第二本振单元904连接，且被配置为，将第二本振单元904输出的第二本振信号与第二模拟信号进行上混频，生成第二射频信号，并将第二射频信号输入第二低噪声放大器902。第二低噪声放大器902与第二混频器901连接，且被配置为，将射频信号放大后输出至射频收发单元。
67.在一些实施例中，射频收发芯片还包括：处理器4、以及一个或多个寄存器7，其中，处理器4为基于risc-v指令的处理器4，且该处理器4与一个或多个寄存器7连接，用于对一个或多个寄存器7进行配置。
68.在一些实施例中，射频收发芯片还包括信号接口5，处理器4在对一个或多个寄存器7中的任一寄存器7进行配置时，具体用于，向寄存器7提供第一配置参数和第二配置参数。其中，信号接口5和处理器4均通过数据总线6与接收链路8和发射链路9以及寄存器7连接。其中，处理器4被配置为，向寄存器7提供第一配置参数和第二配置参数。其中，第一配置参数和第二配置参数均是第一本振单元804在生成第一本振信号时所需要的参数，例如，目标频率参数。另外，上述实施例中所涉及的频率控制字、预设的初始分频比f、分频比偏移量fcal等参数，也均可以由处理器4提供给寄存器7。寄存器7被配置为，在初始状态下以及在信号接口5接收第一指令时，输出第一配置参数，以使第一本振单元804生成的第一本振信
号与射频信号的频率相同；并在信号接口5接收到第二指令时，输出第二配置参数，以使第一本振单元804生成的第一本振信号与射频信号的频率不同。
69.其中，当第一本振单元804生成的第一本振信号与射频信号的频率相同时，本公开中的射频收发芯片工作在零中频架构。射频接收链路8中可以避免模数转换器803高频欠采样性能下降的问题，发射链路9可以避免直接发射的过程中，零中频架构难以校准的缺陷。当第一本振单元804生成的第一本振信号与射频信号的频率不同时，本公开中的射频收发芯片工作在超外差结构。射频接收芯片采用超外差架构，接收链路8的接收动态范围很大。另外，在进行下混频时，可以进行多次下混频，从而可以找到恰当的中频频率，因此，频道的选择性和灵敏度都很高。
70.本技术实施例提供的射频收发芯片系统包括信号接口5和处理器4，通过寄存器配置的方式，实现超外差和零中频两种架构的选择，通过配置本振(lo)的输出频率来实现，使其经过混频后输出零中频和中频信号，从而适应后端不同架构的基带芯片。本技术实施例提供的射频收发芯片系统支持超外差和零中频两种架构，超外差和零中频这两种架构是目前通信系统中两种主流的架构，能够涵盖大部分应用场景。因为本技术提供的射频收发芯片系统能够适用于大部分应用场景，使得芯片系统的适配性更强。在一些实施例中，处理器4为基于risc-v指令的处理器，risc-v处理器有简单的指令集，与当前普遍使用的arm处理器相比，具有完全开源、架构简单，以及便于移植等优点。使用risc-v对射频收发芯片系统的寄存器进行配置，可以根据经验值配置lo和累加器模块的寄存器，能够使得单个芯片实现快速的收敛，从而实现多芯片之间快速高效的同步。
71.在本公开实施例中，如图4所示，射频收发芯片还包括：监测模块10，该监测模块10用来对发射链路9上的第二射频信号进行监测和补偿，以使补偿后的第二射频信号的增益达到目标增益。
72.图6为本公开实施例中提供的射频收发装置的结构示意图，如图6所示，本公开还提供一种射频收发装置，包括多个上述实施例中的射频收发芯12，该射频收发装置中的多个射频收发芯片12接收相同的参考时钟信号和相同的同步信号。其中，该射频收发装置采用小数分频架构来构建多个射频收发芯片12同步的本振网络，无需外供高频的本振信号，只需要几十mhz的参考时钟和系统同步信号，有效降低了多个射频收发芯片12同步的时钟功耗，使得大规模数字相控阵规模扩展不受限于时钟信号。而且小数频综频率步进低，精度高，适用范围广，方便构建多功能、宽频段的数字相控阵。因此，本公开提供的射频收发装置不但能降低系统功耗，而且还能保证系统的准确性和可靠性。
73.需要说明的是，射频装置可以为ic卡读卡器、远距离rfid读写器。当然，这里的射频收发装置不限定为以上两种，还可以为其它的射频通信装置。
74.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

技术特征：
1.一种射频收发芯片，其特征在于，包括：锁相环模块、本振产生模块和同步模块；其中，所述锁相环模块与所述本振产生模块、所述同步模块连接，且被配置为，根据参考时钟信号和所述同步模块输出的第一反馈信号，生成与所述参考时钟信号同步的基准时钟信号；所述本振产生模块被配置为，将所述基准时钟信号转换为第一差分信号；所述同步模块与所述本振产生模块连接，且被配置为，根据同步信号，确定所述第一差分信号与所述参考时钟信号的相位差，并根据所述相位差向所述锁相环模块输出所述第一反馈信号；其中，所述射频收发芯片用于射频收发装置中，所述射频收发装置中包括所述射频收发芯片以及一个或多个其他射频收发芯片，所述射频收发芯片被配置为：与所述一个或多个其他射频收发芯片接收相同的参考时钟信号和相同的同步信号，以使所述射频收发芯片以及所述一个或多个其他射频收发芯片的基准时钟信号保持同步。2.根据权利要求1所述的射频收发芯片，其特征在于，所述锁相环模块包括：第一数字鉴相器、环路滤波器、压控振荡器和小数分频单元；其中，所述第一数字鉴相器与所述小数分频单元、所述环路滤波器连接，且被配置为，根据所述小数分频单元输出的第二反馈信号和所述参考时钟信号的相位差，生成电压信号；所述环路滤波器被配置为，对所述第一数字鉴相器输出的电压信号进行滤波，生成电压控制信号；所述压控振荡器与所述环路滤波器连接，且被配置为，根据所述环路滤波器输出的电压控制信号生成所述基准时钟信号；所述小数分频单元与所述压控振荡器连接，且被配置为，根据所述第一反馈信号，对所述基准时钟信号进行分频，生成所述第二反馈信号。3.根据权利要求1所述的射频收发芯片，其特征在于，所述同步模块包括：累加器、采样单元、第二数字鉴相器、数控本振单元和控制单元；其中，所述累加器与所述控制单元连接，且被配置为，响应于所述同步信号，并根据所述参考时钟信号对所述控制单元输出的频率控制字进行累加，生成累加信号；所述数控本振单元与所述累加器连接，且被配置为，根据所述累加信号进行内部寻址，输出第二差分信号；所述采样单元与所述本振产生模块连接，且被配置为，根据所述参考时钟信号，对所述第一差分信号进行采样，得到采样信号；所述第二数字鉴相器与所述采样单元、所述数控本振单元连接，且被配置为，确定所述第二差分信号和所述采样信号的相位差；所述控制单元与所述第二数字鉴相器、所述锁相环模块连接，且被配置为，根据所述相位差、预设的初始分频比、分频比偏移量和频率调整信号，向所述相位累加器输出频率控制字，并向所述锁相环模块输出所述第一反馈信号。4.根据权利要求3所述的射频收发芯片，所述控制单元包括：相位调整控制电路和数据选择器；所述相位调整控制电路与所述第二数字鉴相器、所述数据选择器连接，且被配置为，根
据所述相位差向所述数据选择器输出频率调整信号；所述数据选择器与所述锁相环模块连接，且被配置为，根据预设的初始分频比、分频比偏移量和频率调整信号，向所述相位累加器输出所述频率控制字，并向所述锁相环模块输出所述第一反馈信号。5.根据权利要求1所述的射频收发芯片，其特征在于，所述射频收发芯片还包括：第一本振单元、第一混频器、低噪声放大器和模数转换器；所述第一本振单元与所述锁相环模块连接，且被配置为，根据所述基准时钟信号和寄存器提供的配置参数，生成第一本振信号；所述第一混频器与所述第一本振单元连接，且被配置为，对射频收发单元接收到的第一射频信号和所述第一本振信号进行下混频，生成中频信号；所述第一低噪声放大器与所述第一混频器连接，且被配置为，对所述中频信号进行下变频，生成第一模拟信号；所述模数转换器与所述第一低噪声放大器连接，且被配置为，将所述第一模拟信号转换成第一数字信号，并将所述第一数字信号输出到数字处理单元。6.根据权利要求1所述的射频收发芯片，其特征在于，所述射频收发芯片还包括：第二本振单元、数模转换器、第二混频器和低噪声放大器；所述第二本振单元与所述锁相环模块连接，且被配置为，根据所述基准时钟信号和寄存器提供的配置参数，生成第二本振信号；所述数模转换器被配置为，将数字处理单元所输出的第二数字信号转换成第二模拟信号；所述第二混频器与所述第二本振单元、所述数模转换器连接，且被配置为，将所述第二本振信号与所述第二模拟信号进行上混频，生成第二射频信号；所述第二低噪声放大器与所述第二混频器连接，且被配置为，将所述第二射频信号放大后输出至射频收发单元。7.根据权利要求1至6中任一项所述的射频收发芯片，其特征在于，所述射频收发芯片还包括：处理器、以及一个或多个寄存器，所述处理器为基于risc-v指令的处理器；所述处理器与所述一个或多个寄存器连接，用于对所述一个或多个寄存器进行配置。8.根据权利要求7所述的射频收发芯片，其特征在于，所述射频收发芯片还包括信号接口；所述处理器在对所述一个或多个寄存器中的任一寄存器进行配置时，具体用于，向所述寄存器提供第一配置参数和第二配置参数；所述寄存器与所述信号接口连接，且被配置为，在初始状态下以及在所述信号接口接收第一指令时，输出所述第一配置参数，以使所述第一本振单元生成的第一本振信号与所述射频信号的频率相同；并在所述信号接口接收到第二指令时，输出第二配置参数，以使第一本振单元生成的第一本振信号与所述射频信号的频率不同。9.根据权利要求1至6中任一项所述的射频收发芯片，其特征在于，还包括监测模块；所述监测模块被配置为，对所述第二射频信号进行监测和补偿，以使补偿后的射频信号的增益达到目标增益。10.一种射频收发装置，其特征在于，包括多个如权利要求1至9中任一项所述的射频收
发芯片；所述射频收发装置包括所述射频收发芯片以及一个或多个其他射频收发芯片。

技术总结
本公开提供一种射频收发芯片和射频收发装置，射频收发芯片包括锁相环模块、本振产生模块和同步模块；锁相环模块与本振产生模块、同步模块连接，且被配置为，根据参考时钟信号和同步模块输出的第一反馈信号，生成与参考时钟信号同步的基准时钟信号；本振产生模块被配置为将基准时钟信号转换为第一差分信号；同步模块与本振产生模块连接，且被配置为根据同步信号，确定第一差分信号与参考时钟信号的相位差，并根据相位差向锁相环模块输出第一反馈信号；射频收发芯片用于射频收发装置中，同一个射频收发装置中的多个射频收发芯片接收相同的参考时钟信和相同的同步信号，以使多个射频收发芯片的基准时钟信号保持同步。收发芯片的基准时钟信号保持同步。收发芯片的基准时钟信号保持同步。


技术研发人员：卫增辉 张小磊
受保护的技术使用者：北京奕斯伟计算技术股份有限公司
技术研发日：2023.04.25
技术公布日：2023/7/13