一种射频前端封装结构及电子产品的制作方法

1.本技术涉及滤波器技术领域，尤其涉及一种射频前端封装结构及电子产品。


背景技术：

2.随着技术的发展，5g时代下，移动设备能够使用的频段逐渐增多，这也意味着需要增加更多的射频元件。但是消费终端产品体积有限，射频器件的增多导致射频器件的集成化成为必然趋势。集成化可以降低成本、提高性能，以及给系统集成商提供turn-key方案。目前集成主要是由sip(系统级封装)方式整合不同制程技术来制作功率放大器(pa)、低噪声放大器(lna)、滤波器(filter)、开关(switch)和被动元件(passive)等。5gmmwave射频模组也将走向高度整合趋势。射频前端模块的发展趋势将逐渐由离散型的rf元件朝向整合型模组的femid与pamid形式。
3.然而在模块化的进程中，仍有诸多难点需要克服。主要的难点集中于产品研发：一方面需要提高pa、switch、filter、lna等各类射频产品的性能，产品功能的高度集成并不是简单的整合，还涉及到性能的改善、兼容性、互扰等问题的优化解决。现有射频厂商多采用csp(芯片级封装)倒装+覆膜工艺滤波器，这样会导致芯片的尺寸偏大及芯片高度难兼容；同时放大级需要采用多颗pa满足高中低不同频段的需求导致设计复杂以及各种互扰等问题。而伴随着5g时代的来临，即便是模组化程度最高的pamid也正还在持续进行着整合。
4.因此，亟需提供一种新的射频前端封装结构，以满足上述需求。


技术实现要素：

5.为了解决现有技术中存在的上述一个或多个技术问题，本技术实施例提供了一种射频前端封装结构及电子产品，以解决现有技术中存在的问题。
6.为了达到上述目的，本技术就解决其技术问题所采用的技术方案是：
7.第一方面，本技术提供了一种射频前端封装结构，至少包括基板以及相互连接的开关单元、功率放大单元和滤波单元；
8.所述开关单元采用3d堆叠方式埋于所述基板内或采用倒装芯片形式以表面贴装方式贴装在所述基板表层；
9.所述功率放大单元至少包括超宽带功率放大器，所述超宽带功率放大器采用3d堆叠形式埋于所述基板内，且所述超宽带功率放大器的输入端和输出端分别与第一集成无源器件和第二集成无源器件匹配，所述第一集成无源器件和所述第二集成无源器件设置在所述基板表层；
10.所述滤波单元设置在所述基板表层。
11.在一个具体的实施例中，所述开关单元采用3d堆叠方式埋于所述基板内，所述开关单元包括第一开关、第二开关以及第三开关，所述第一开关、第二开关以及第三开关通过第一走线层、第二走线层以及设置与所述第一走线层与所述第二走线层之间的第一过孔连接。
12.在一个具体的实施例中，所述功率放大单元还包括驱动放大级，所述驱动放大级与所述第一开关通过所述第一走线层连接。
13.在一个具体的实施例中，所述驱动放大级与所述第一开关采用绝缘体上硅工艺做成一颗裸片。
14.在一个具体的实施例中，所述第一集成无源器件和所述第二集成无源器件采用第一预设层数的基板制备得到。
15.在一个具体的实施例中，所述滤波单元包括第一滤波双工器、第二滤波双工器、第三滤波双工器、第四滤波双工器以及低通滤波器，所述第一至第四滤波双工器包括采用晶圆级封装工艺的saw双工器。
16.在一个具体的实施例中，所述低通滤波器为采用第二预设层数的基板制备得到的低通滤波器。
17.在一个具体的实施例中，所述低通滤波器包含与所述第一至第四滤波双工器中的一个或多个匹配的电感。
18.在一个具体的实施例中，所述第二开关还包括与所述第一至第四滤波双工器的tx端匹配的第一电容；所述第三开关还包括与所述第一至第四滤波双工器的ant端匹配的第二电容。
19.第二方面，本技术还提供了一种电子产品，至少包括如上所述的射频前端封装结构。
20.本技术实施例提供的技术方案带来的有益效果是：
21.本技术实施例提供的射频前端封装结构及电子产品，至少包括基板以及相互连接的开关单元、功率放大单元和滤波单元，所述开关单元采用3d堆叠方式埋于所述基板内或采用倒装芯片形式以表面贴装方式贴装在所述基板表层，所述功率放大单元至少包括超宽带功率放大器，所述超宽带功率放大器采用3d堆叠形式埋于所述基板内，且所述超宽带功率放大器的输入端和输出端分别与第一集成无源器件和第二集成无源器件匹配，所述第一集成无源器件和所述第二集成无源器件设置在所述基板表层，所述滤波单元设置在所述基板表层。本技术通过3d堆叠形式将开关单元、功率放大单元埋于基板内部，功率放大单元采用gaas phemt(高电子迁移率晶体管)工艺设计的一颗超宽带pa满足高中低不同频段的需求，滤波单元采用wlp(晶圆级封装)封装技术有效降低了csp(芯片级封装)封装带来的芯片尺寸偏大、高度偏高等问题，使得设计得到的射频前端模组产品具有低成本、尺寸小、集成度高等优点。
22.本技术所有产品并不需要具备上述所有效果。
附图说明
23.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1是本技术实施例提供的射频前端封装结构的平面分布图；
25.图2是本技术实施例提供的射频前端封装结构的剖面图；
26.图3是本技术实施例提供的射频前端封装结构的结构示意图。
具体实施方式
27.为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
28.如背景技术所述，传统的pamid采用csp(芯片级封装)倒装+覆膜工艺滤波器，这样会导致芯片的尺寸偏大及芯片高度难兼容，同时放大级需要采用多颗pa满足高中低不同频段的需求导致设计复杂以及各种互扰等问题。
29.针对上述问题，本技术实施例创造性地提出了一种新的射频前端封装结构，能够同时兼顾解决高性能、小尺寸、低成本的问题。该射频前端封装结构至少包括基板以及相互连接的开关单元、功率放大单元和滤波单元，通过采用3d堆叠方式将开关单元以及功率放大单元的超宽带功率放大器埋于基板内部，滤波单元采用wlp(晶圆级封装)封装技术有效降低了csp(芯片级封装)封装带来的芯片尺寸偏大、高度偏高等问题。
30.下面结合附图具体描述本技术实施例的方案。
31.图1是本技术实施例提供的射频前端封装结构的平面分布图，图2是本技术实施例提供的射频前端封装结构的剖面图，图3是本技术实施例提供的射频前端封装结构的结构示意图，参照图1至图3所示，该射频前端封装结构一般性地包括基板100、开关单元、功率放大单元、滤波单元、第一集成无源器件210以及第二集成无源器件220。其中，开关单元、功率放大单元和滤波单元可通过走线层(rdl)相互连接。开关单元可以采用3d堆叠方式埋于基板内部或采用倒装芯片(f1ip chip)形式以表面贴装(smt)方式贴装在基板表层。功率放大单元至少包括超宽带功率放大器(epa)，超宽带功率放大器同样可以采用3d堆叠形式埋于基板内部，且超宽带功率放大器的输入端和输出端分别与第一集成无源器件(ipd1)210和第二集成无源器件(ipd2)220匹配，第一集成无源器件210、第二集成无源器件220以及滤波单元均设置在基板100表层。
32.进一步参照图1至图3所示，作为一种较优的实施方式，本技术实施例中，开关单元包括第一开关(soi1)310、第二开关(soi2)320以及第三开关(soi3)330，开关单元可以部分或全部采用3d堆叠方式埋于基板100内部，优选地，开关单元的第一开关310、第二开关320以及第三开关330均采用3d堆叠方式埋于基板100内部，从而可有效缩小开关的pad间的pitch间距，从而缩小开关尺寸，降低晶圆成本。第一开关310、第二开关320以及第三开关330之间可通过基板100内的第一走线层410、第二走线层420以及设置于第一走线层(rdl1)410与第二走线层(rdl2)420之间的第一过孔(via)510实现互联。具体实施时，第一走线层410、第二走线层420均可采用重布线层技术(rdl)实现。
33.作为一种较优的实施方式，本技术实施例中，开关单元还可通过第二走线层420以及第二过孔(tcv)520实现接地。具体实施时，可将第一开关310以及第三开关330通过第二走线层420以及第二过孔520接地。
34.进一步参照图1至图3所示，作为一种较优的实施方式，本技术实施例中，功率放大单元包括超宽带功率放大器(epa)610和驱动放大级(drv)620。其中，超宽带功率放大器610
采用3d堆叠形式埋于基板100内部，以加快散热提高功率放大单元的效率及性能，同时减少走线长度带来的互扰及寄生影响。具体实施时，超宽带功率放大器610优选为采用gaas phemt(高电子迁移率晶体管)工艺设计成一颗超宽带pa，从而满足高中低不同频段的需求，减少die数量，降低集成复杂度及成本。
35.第一集成无源器件210和第二集成无源器件220分别是超宽带功率放大器610的输入端和输出端宽带匹配，第一集成无源器件210和第二集成无源器件220优选为采用第一预设层数的基板guanella balun+clin设计的一种超宽带匹配，从而具有q值高、匹配带宽等特点。这里需要说明的是，本技术实施例中不对第一预设层数做具体限定，用户可根据实际需求进行设定。优选地，第一预设层数为10层。
36.驱动放大级620与第一开关310通过第一走线层410以及第一过孔510连接。优选地，驱动放大级620为采用gaas phemt(高电子迁移率晶体管)工艺制备的高线性的驱动放大级。进一步优选地，驱动放大级620与第一开关310采用绝缘体上硅(soi)工艺做成一颗裸片(die)。
37.进一步参照图1至图3所示，作为一种较优的实施方式，本技术实施例中，滤波单元可一般性地包括第一滤波双工器(duplexer1)710、第二滤波双工器(duplexer2)720、第三滤波双工器(duplexer3)730、第四滤波双工器(duplexer4)740以及低通滤波器(1pd3)750。具体实施时，第一至第四滤波双工器优选为采用晶圆级封装工艺(wlp)的saw双工器，相比于传统的csp(芯片级封装)封装，wlp(晶圆级封装)封装具有较小封装尺寸与较佳电性表现的优势。其中，第一滤波双工器710、第二滤波双工器720、第三滤波双工器730以及第四滤波双工器740的对应的频段可以相同也可以不同，优选地，四个滤波双工器对应的频段不同，作为一种示例性而非限制性的说明，第一滤波双工器710、第二滤波双工器720、第三滤波双工器730以及第四滤波双工器740分别对应频段b1、b3、b5、b8。
38.优选地，低通滤波器(1pd3)750为采用第二预设层数的基板设计的一种高q值低插损高谐波抑制的低通滤波器，进一步优选地，低通滤波器(1pd3)750包含tdd的b3439和b4041频段，同时包含与第一至第四滤波双工器中的一个或多个匹配的电感(图未示)。
39.作为一种较优的实施方式，本技术实施例中，第二开关320还包括与所述第一至第四滤波双工器的tx端匹配的第一电容(图未示)，第三开关还包括与第一至第四滤波双工器的ant(天线)端匹配的第二电容(图未示)，通过把第一至第四滤波双工器的匹配电容做到soi开关内部，可有效降低射频前端模组产品的布局复杂性并减小尺寸，同时节省被动元器件passive进而降低整个产品成本。
40.以下以一个具体的实施例对本技术方案提供的射频前端封装结构的各个模块间的连接方式进行示例性而非限制性说明，进一步参照图1至图3所示，开关单元的第一开关310、第二开关320以及第三开关330、功率放大单元的超宽带功率放大器610均采用3d堆叠形式埋于基板100内部，第一开关310、第二开关320、第三开关330以及超宽带功率放大器610的上形成有极柱900，极柱900用于与第二走线层420或第一过孔510连接，第一走线层410、第二走线层420部署于基板100的内部，第一过孔510、第二过孔520开设置于基板100内部，用于将相关第一走线层410和第二走线层420连通，第一集成无源器件210、第二集成无源器件220、驱动放大级620、滤波单元的第一滤波双工器710、第二滤波双工器720、第三滤波双工器730、第四滤波双工器740以及低通滤波器750均设置在基板100的表层。
41.具体实施时，第一开关310的一端通过该侧相应的第二走线层420以及第二过孔520接地，同时第一开关310的该端通过第二走线层420、第一过孔510以及第一走线层410与其中一个滤波双工器连接，第一开关310的另一端通过相应的第二走线层420与超宽带功率放大器610连接，驱动放大级620通过第一走线层410以及第一过孔510与第一开关310连接，第一集成无源器件210一方面通过第一走线层410以及第一过孔510与超宽带功率放大器610连接，另一方面通过第一走线层410与驱动放大级620连接，第二集成无源器件220一方面通过第一走线层410以及第一过孔510与超宽带功率放大器610连接，另一方面通过第一走线层410以及第一过孔510与第二开关320连接，从而实现超宽带功率放大器610、驱动放大级620、第一集成无源器件210以及第二集成无源器件220都通过基板内的第一走线层410、第二走线层420以及连接第一走线层410、第二走线层420的第一过孔510实现与开关单元和滤波单元的互联，同时通过第二过孔520实现接地连接，通过基板的outerlead层800实现对外pad引脚连接。
42.进一步参照图1至图3所示，低通滤波器750一方面通过第一走线层410以及第一过孔510与第二开关320连接，另一方面还通过第一走线层410以及第一过孔510与第三开关330连接，第二开关320与第三开关330通过第二走线层420连接，第三开关330通过第二走线层420以及第二过孔520接地，第三开关330还通过第一走线层410、第二走线层420以及连通第一走线层410与第二走线层420的第一过孔510与其中一个滤波双工器连接，从而实现四颗滤波双工器、低通滤波器750都通过基板内的第一走线层410、第二走线层420以及连接第一走线层410、第二走线层420的第一过孔510实现与功率放大单元和开关单元的互联，同时通过第二过孔520实现接地连接，通过基板的outerlead层800实现对外pad引脚连接。
43.可以理解的是，本技术实施例提供的射频前端封装结构还包括包封层1000，所述包封层1000包覆在基板100、开关单元、功率放大单元、滤波单元等部件的表面，对其进行封装。
44.对应于上述射频前端封装结构，本技术还提供了一种电子产品，至少包括如上所述的射频前端封装结构，相关内容参照前文所述，这里不在一一赘述。
45.在本技术的描述中，需要理解的是，术语“垂直”“平行”“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
46.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
47.以上所述仅为本技术的较佳实施例，并不用以限制本技术，凡在本技术的精神和
原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：
1.一种射频前端封装结构，其特征在于，至少包括基板以及相互连接的开关单元、功率放大单元和滤波单元；所述开关单元采用3d堆叠方式埋于所述基板内或采用倒装芯片形式以表面贴装方式贴装在所述基板表层；所述功率放大单元至少包括超宽带功率放大器，所述超宽带功率放大器采用3d堆叠形式埋于所述基板内，且所述超宽带功率放大器的输入端和输出端分别与第一集成无源器件和第二集成无源器件匹配，所述第一集成无源器件和所述第二集成无源器件设置在所述基板表层；所述滤波单元设置在所述基板表层。2.根据权利要求1所述的射频前端封装结构，其特征在于，所述开关单元采用3d堆叠方式埋于所述基板内，所述开关单元包括第一开关、第二开关以及第三开关，所述第一开关、第二开关以及第三开关通过第一走线层、第二走线层以及设置于所述第一走线层与所述第二走线层之间的第一过孔连接。3.根据权利要求2所述的射频前端封装结构，其特征在于，所述开关单元通过所述第二走线层以及第二过孔接地。4.根据权利要求2所述的射频前端封装结构，其特征在于，所述功率放大单元还包括驱动放大级，所述驱动放大级与所述第一开关通过所述第一走线层连接。5.根据权利要求4所述的射频前端封装结构，其特征在于，所述驱动放大级与所述第一开关采用绝缘体上硅工艺做成一颗裸片。6.根据权利要求1所述的射频前端封装结构，其特征在于，所述第一集成无源器件和所述第二集成无源器件采用第一预设层数的基板制备得到。7.根据权利要求2所述的射频前端封装结构，其特征在于，所述滤波单元包括第一滤波双工器、第二滤波双工器、第三滤波双工器、第四滤波双工器以及低通滤波器，所述第一至第四滤波双工器包括采用晶圆级封装工艺的saw双工器。8.根据权利要求7所述的射频前端封装结构，其特征在于，所述低通滤波器为采用第二预设层数的基板制备得到的低通滤波器。9.根据权利要求8所述的射频前端封装结构，其特征在于，所述低通滤波器包含与所述第一至第四滤波双工器中的一个或多个匹配的电感。10.根据权利要求7所述的射频前端封装结构，其特征在于，所述第二开关还包括与所述第一至第四滤波双工器的tx端匹配的第一电容；所述第三开关还包括与所述第一至第四滤波双工器的ant端匹配的第二电容。11.一种电子产品，其特征在于，至少包括如权利要求1至10任一项所述的射频前端封装结构。

技术总结
本申请提供了一种射频前端封装结构及电子产品，开关单元采用3D堆叠方式埋于基板内或采用倒装芯片形式以表面贴装方式贴装在基板表层，功率放大单元至少包括超宽带功率放大器，其采用3D堆叠形式埋于基板内，且其输入端和输出端分别与第一集成无源器件和第二集成无源器件匹配，第一集成无源器件、第二集成无源器件以及滤波单元设置在基板表层。本申请通过3D堆叠形式将开关单元、功率放大单元埋于基板内部，功率放大单元采用高电子迁移率晶体管工艺设计的一颗超宽带PA满足高中低不同频段的需求，滤波单元采用WLP封装技术有效降低了CSP封装带来的芯片尺寸偏大、高度偏高等问题，使得设计得到的射频前端模组产品具有低成本、尺寸小、集成度高等优点。集成度高等优点。集成度高等优点。


技术研发人员：马举 高佳慧
受保护的技术使用者：宜确半导体（苏州）有限公司
技术研发日：2023.03.17
技术公布日：2023/7/14