静电放电保护器件的制作方法

1.本公开的各方面涉及静电放电(esd)保护器件。本公开的其它方面涉及多通道esd保护器件和封装的esd保护器件。本公开的其他方面涉及封装中系统以及电子器件，其中封装中系统以及电子器件二者都包括esd保护器件。


背景技术：

2.为了承受esd事件，电子器件通常包括专用esd保护器件或者连接到专用esd保护器件。专用esd保护器件被配置成在电子器件(更具体地，其esd敏感节点)与地之间提供电路径，以确保在esd事件期间可以防止在esd敏感节点处出现过高的电流和/或电压。根据电子器件的应用，esd保护器件应当满足不同的需求。
3.以下三个esd要求通常对片上以及系统级上的有效esd保护提出了非常大的设计挑战。首先，在汽车应用中，规范值(specification value)在8kv到25kv范围内的超高esd性能规范(例如系统级iec41000-4-2)是常见的。这种规范导致高达大于100as的电流的快速纳秒峰值，而“高能(energetic)”人体模型状脉冲的峰值可以高达几乎50as。
4.其次，高压汽车应用经常要求esd保护器件的高截止状态电平以避免在正常操作条件期间的错误触发。这导致需要高esd触发和取决于特定的产品应用而范围在15v到200v的保持电压。结合上述典型系统级esd规范所固有的高esd峰值电流，在esd应力期间，几千瓦的功率可以在保护器件中耗散。此外，应用基于具有深度快速回跳(deep snapback)的npn双极晶体管的高电压快速回跳器件(high-voltage snapback device)是关键的，因为这些器件经常易于受到早期丝状化(early filamentation)，并因此易于在高电流快速回跳状态中退化(degradation)。
5.第三，低电容射频(rf)应用，例如serdes、以太网、hdmi、usb等，将esd保护器件的最大允许电容负载限制到相对低的值，通常低于1pf，以避免例如由于插入损耗/返回损耗或谐波失真对快速rf信号造成的有害干扰。积极的rf设计甚至将rf信号线处的最大电平限制在100ff以下。
6.一种esd保护器件从us 2017/213816a1已知。进一步的esd器件从us 2020/381417a1、us2018/331090a1和wo 2011/156233a1中已知。
7.明内容
8.本公开的各个方面涉及一种esd保护器件，其为一种esd保护架构中至少一些上述设计挑战提供解决方案。通常，这些解决方案致力于高速汽车应用(high-speed automotive application)，例如以太网＞1gbit/s或serdes＞10gbit/s，其需要较低的电容性负载和相对高的电压电平。
9.根据本发明的一方面，提供一种esd保护器件，其包括节点端子、参考端子以及第一单元和第二单元的串联连接，其中所述节点端子被配置为连接到要保护的电路的节点，所述参考端子被配置为连接到诸如接地的参考电压，所述第一单元和所述第二单元被布置在所述节点端子和所述参考端子之间。
10.esd保护器件被配置为：在要保护的节点上发生esd事件的情况下，在节点端子和参考端子之间并且通过所述串联连接提供导电路径。
11.对于从节点端子和参考端子中的一个端子到节点端子和参考端子中的另一个端子的第一电流流动，第一单元具有i-v特性，其显示由第一触发电压和第一保持电压描述的第一快速回跳。第二单元包括对于该第一电流流动反向偏置的结。反向偏置的结具有由第二触发电压描述的i-v特性，并且如果这些i-v特性显示第二快速回跳，则也由第二保持电压来描述。
12.第一单元具有第一串联电容，第二单元具有第二串联电容，其中第二串联电容优选地是第一串联电容的至少3倍。
13.第二触发电压的大小，或者如果第二单元的i-v特性显示第二快速回跳时第二保持电压的大小，优选地比第一保持电压的大小大至少3倍。
14.图1a中示出了如上所述的esd保护器件1的示例。图1b示出了根据本公开的一个方面的电子器件30的实施例，其包括具有esd敏感节点n的电子电路4，esd保护器件1连接到esd敏感节点n。
15.esd保护器件1包括与第二单元3串联的第一单元2。第一单元2包括第一端子2a和第二端子2b，并且第二单元3包括第一端子3a和第二端子3b。第一单元2在端子2a、2b之间具有串联电容c1，第二单元3在端子3a、3b之间具有串联电容c2，例如串联电容c2比第一串联电容大至少3倍。
16.第一端子2a构成器件1的节点端子1a，第二端子3b构成器件1的参考端子1b。然而，本公开同样涉及其中第一端子2a构成器件1的参考端子1b，第二端子3b构成器件1的节点端子1a的实施例。
17.图1a分别示出了单元2、3的i-v特性。例如，单元2的i-v特性显示了快速回跳，其由第一触发电压vt1及第一保持电压vh1来描述。单元3的i-v特性不显示快速回跳。相反，i-v特性由第二触发电压vt2来描述。该i-v特性对应于反向偏置结的i-v特性。
18.单元2、3的串联组合导致了图1a的右下角所示的i-v特性。如图所示，i-v特性由触发电压vt1+vt2和保持电压vh1+vt2来描述。在此，第二触发电压vt2的大小优选地至少大于第一保持电压vh1的大小的3倍。
19.esd保护器件1连接到电子器件30的esd敏感节点n。在正常操作期间在节点n处出现的最大操作电压等于vmax，并且将对电子器件30造成损坏的节点n处的最小电压电平等于vbreak。
20.如图1a所示，在esd事件期间，在单元2中可以观察到快速回跳。对于高电压应用，第一保持电压vh1通常低于vmax。在没有单元3的情况下，单元2将锁存，在这种意义上，在已经被触发之后，即使节点n处的电压再次处于正常电平，单元2也将保持在快速回跳操作中。相对高的第二触发电压vt2加到esd保护器件1的有效保持电压，其等于vh1+vt2，使得避免在esd事件之后单元2的不适当的锁存。同时，器件1的有效触发电压等于vt1+vt2，低于vbreak。因此，在esd敏感节点n处达到电压电平vbreak之前，esd保护器件1将被触发并提供到接地的电流路径。
21.用于单元2的较强快速回跳器件通常使用横向半导体器件来实现，该横向半导体器件的特征在于串联电容相对小。然而，该器件通常不能耗散大量的功率。第二单元3通常
使用高功率器件来实现。该器件通常使用垂直半导体器件来实现，该垂直半导体器件通常具有相对高的串联电容。通过串联布置单元2、3，对于esd保护器件1获得了相对低的有效串联电容，其等于c1c2/(c1+c2)，同时可以获得足够高的有效触发电压，以避免在正常操作条件下的触发，并且可以获得足够高的有效保持电压，以避免锁存。
22.第二单元3的i-v特性可显示可由第二触发电压和第二保持电压描述的第二快速回跳。然而，该第二快速回跳至多是适中的，其中第二触发电压与第二保持电压之间的比率小于2，优选地小于1.5。除了vh1+vt2将被vh1+vh2代替之外，其中第二单元3具有第二快速回跳的器件的所得i-v特性将类似于图1a的右下角中所示的特性。
23.如上所述，根据本发明的一个方面，使用串联架构来分离低电容和高功率设计目标，从而克服具有强快速回跳的单个高电压rf晶体管设计所共有的设计冲突。
24.第一单元可以包括可控硅整流器或其电等效物。替代地，第一单元可包括基极开路的第一npn双极晶体管以及相对于第一电流流动正向布置的第一二极管。在此情况下，所述第一电流流动可以对应于经由第一二极管并且从所述基极开路的第一npn双极晶体管的集电极到发射极的电流流动。第一二极管通常具有较低的串联电容，从而减轻基极开路的第一npn双极晶体管可具有的相对高的串联电容。
25.上述第一单元的两个示例可以和与串联连接并联布置的旁路二极管组合，其中旁路二极管相对于第一电流流动反向布置。使用旁路二极管使得esd保护器件成为单向器件。
26.第二单元可以包括多个第二二极管，其相对于第一电流流动反向布置。替代地，第二单元可以包括基极开路的第一pnp双极晶体管，其中第一电流流动对应于从基极开路的第一pnp双极晶体管的发射极到集电极的电流流动。替代地，第二单元可以包括第二pnp双极晶体管，其发射极和基极互连，其中第一电流流动对应于从第二pnp双极晶体管的基极和发射极到集电极的电流流动。替代地，第二单元可以包括第二npn双极晶体管，其发射极和基极互连，其中第一电流流动对应于从第二npn双极晶体管的集电极基极到基极和/或发射极的电流流动。
27.esd保护器件可以是双向esd保护器件。例如，对于从节点端子和参考端子中的所述另一个端子到节点端子和参考端子中的一个端子的第二电流流动，第一单元可以具有i-v特性，所述i-v特性显示了由第三触发电压和第三保持电压描述的第三快速回跳，并且第二单元可以包括对于第二电流流动反向偏置的第二结。该第二反向偏置结可以具有由第四触发电压描述的i-v特性，并且如果这些i-v特性显示第四快速回跳，则也由第四保持电压来描述。第四触发电压的大小，或者如果第二单元的i-v特性显示第四快速回跳时第四保持电压的大小优选地比第三保持电压的大小大至少3倍。如果第二单元的i-v特性显示第四快速回跳，则第四触发电压和第四保持电压之间的比率优选地小于2，更优选地小于1.5。
28.第一单元可以包括双向可控硅整流器或其电等效物。
29.可选地，所述第一单元可以包括基极开路的第三npn双极晶体管以及相对于所述第二电流流动正向布置的第三二极管，其中所述第二电流流动对应于从基极开路的第三npn双极晶体管的集电极到发射极并且经由第三二极管的电流流动。
30.对于双向esd保护器件，第二单元可以包括相对于从节点端子到参考端子的电流反向布置的多个第四二极管。替代地，第二单元可以包括基极开路的第三pnp双极晶体管，其中第二电流流动对应于从基极开路的第三pnp双极晶体管的发射极到集电极的电流流
动。替代地，第二单元可以包括第二pnp双极晶体管，其发射极和基极互连，其中第二电流流动对应于从第二pnp双极晶体管的基极到集电极的电流流动。
31.第一触发电压和第二触发电压之间的比率可以在0.5至5之间的范围内，和/或第三触发电压和第四触发电压之间的比率可以在0.5至5之间的范围内。
32.第一触发电压可以在5v至200v之间的范围内，并且第一保持电压可以在0.8v至15v之间的范围内，和/或第三触发电压可以在5v至200v之间的范围内，并且第三保持电压可以在0.8v至15v之间的范围内。
33.第二触发电压可以在5v至100v之间的范围内，和/或第四触发电压可以在5v至100v之间的范围内。
34.第二触发电压和第二保持电压之间的比率可以在1至2之间的范围内，和/或第四触发电压和第四保持电压之间的比率可以在1至2之间的范围内。
35.根据本发明的又一方面，提供了一种多通道esd保护器件，其包括多个esd保护器件，其中所述多个esd保护器件的节点端子连接到要保护的多个节点，并且其中多个esd保护器件的参考端子连接到公共的参考端子。多个esd保护器件的第二单元由被多个esd保护器件共享的单个第二单元构成。
36.根据本发明的又一方面，提供一种封装的esd保护器件，其包括封装体、部分地延伸至封装体外部的至少一个第一封装引线和封装接地引线、以及如上所述的esd保护器件或多通道esd保护器件，该器件设置在封装体内，其参考端子连接至封装接地引线，且其节点端子连接至至少一个第一封装引线。
37.esd保护器件的第一单元或多通道esd保护器件的第一单元可以在相应的第一半导体管芯上实现，而第二单元在单独的第二半导体管芯上实现，其中第一半导体管芯包括衬底，所述衬底上布置有用于构成相应的第一单元的第一端子的第一管芯端子和用于构成相应的第一单元的第二端子的第二管芯端子，其中第二半导体管芯包括导电衬底，该导电衬底具有第三管芯端子和第四管芯端子，其中所述第三管芯端子用于构成在第二半导体管芯的第一侧上布置的第二单元的第一端子，并且第四管芯端子用于构成在第二半导体管芯的第二侧上布置的第二单元的第二端子，第二半导体管芯的第二侧与第二半导体管芯的第一侧相对，其中第一管芯端子例如通过接合线电连接到第一封装引线，其中第二管芯端子例如通过接合线电连接到第三管芯端子，
38.并且其中，第二半导体管芯通过第四管芯端子安装在封装接地引线上。
39.根据本发明的又一方面，提供一种系统级封装，其包括如上所述的esd保护器件或多通道esd保护器件。esd保护器件的第一单元可以在第一半导体管芯上实现，而第二单元可以在分离的第二半导体管芯上实现，其中第一半导体管芯包括衬底，所述衬底上布置有用于构成第一单元的第一端子的第一管芯端子和用于构成第一单元的第二端子的第二管芯端子。第二半导体管芯可以包括导电基板，该导电基板具有第三管芯端子和第四管芯端子，其中第三管芯端子用于构成在第二半导体管芯的第一侧上布置的第二单元的第一端子，第四管芯端子用于构成在第二半导体管芯的第二侧上布置的第二单元的第二端子，第二半导体管芯的第二侧与第二半导体管芯的第一侧相对，
40.其中，第二半导体管芯通过第三管芯端子安装在第一半导体管芯的第二管芯端子上。
41.系统级封装还可以包括封装体、以及部分地延伸到封装体外部的至少一个第一封装引线和封装接地引线。第一管芯端子可连接到第一封装引线，而第四管芯端子可连接到封装接地引线。
42.根据本发明的另一方面，提供了一种电子器件，其包括具有esd敏感节点的静电放电esd敏感电路，所述esd敏感节点例如是输入端子、输出端子、数据端子等。该电子器件进一步包括如上所述的esd保护器件，其中esd敏感节点电连接到esd保护器件的节点端子，并且其中esd保护器件的参考端子至少在操作期间电接地。
附图说明
43.为了能够详细理解本公开的特征，参考实施例进行更具体的描述，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了典型的实施例，因此不应被认为是对其范围的限制。附图是为了便于理解本公开，因此不一定按比例绘制。在结合附图阅读本说明书之后，所要求保护的主题的优点对于本领域技术人员将变得明显，在附图中，相同的附图标记用于表示相同的元件，并且其中：
44.图1a和图1b示出了根据本公开的一个方面的esd保护器件和包括这种esd保护器件的电子器件；
45.图2a和图2b示出了根据本公开的一个方面的单向esd保护器件的第一实施例和第二实施例；
46.图3a、图3b和图3c示出了根据本公开的一个方面的双向esd保护器件的第一实施例、第二实施例和第三实施例；
47.图4a和图4b分别示出了根据本公开的一个方面的单向esd保护器件的第三实施例和双向esd保护器件的第四实施例；
48.图5示出了根据本公开的一个方面的封装的esd保护器件的实施例；以及
49.图6示出了根据本公开的一个方面的系统级封装的实施例。
具体实施方式
50.在图2至图6中，使用附图标记u1表示esd保护器件的第一单元，使用附图标记u2表示esd保护器件的第二单元。例如，图2a所示的单向esd保护器件包括作为第一单元u1的可控硅整流器scr。scr包括pnp双极晶体管q1和npn双极晶体管q2。scr进一步包括连接在节点端子1a和q1的基极之间的电阻器r1，以及连接在q2的基极和第一单元u1的第二端子之间的电阻器r2。第一单元u1的第二端子连接到高压pnp双极晶体管q3的发射极，该高压pnp双极晶体管q3的基极和发射极短接。因此q3形成n-p结。此外，q3的集电极连接到参考端子1b。
51.scr具有类似于图1a的右上角所示的i-v特性，q3具有类似于图1a的中间右侧所示的i-v特性。
52.旁路二极管d1使esd保护器件能够单向操作。更特别地，对于正电压将出现在节点端子1a上的esd事件，esd保护器件将被触发，并且在节点端子1a和地之间的经由scr和q3的电路径将被断开。对于负电压将出现在节点端子1a上的esd事件，esd保护器件将不被触发。然而，允许电流经由旁路二极管d1在地和节点端子1a之间流动。
53.图2a中的pnp晶体管q3可以由图2b中所示的npn双极晶体管代替。同样在这种情况
下，npn双极晶体管的发射极和基极短接。因此，q3用作n-p结。
54.图3a示出了根据本公开的一个方面的双向esd保护器件的实施例。该保护器件包括包含在第一单元u1中的双向scr。在第二单元u2中，设置了多个相对设置的二极管d3、d4，用于实现对于两个极性都具有较高触发电压的i-v特性。这些二极管可以使用雪崩二极管或齐纳二极管来实现。
55.图3b示出了可以使用相对布置的基极开路(open-base)的pnp双极晶体管q3、q4的串联连接，而不是使用二极管d3、d4。这些晶体管仅示出边际的快速回跳(marginal snapback)，使得第一单元u1的保持电压和第二单元u2的保持电压的组合高于vmax。
56.图3c是图3b所示的esd保护器件的双通道等效物。双通道器件具有两个单独的输入，每个输入将相应的esd敏感节点n连接到相应的第一单元u1a、u1b，所述第一单元u1a、u1b分别与图3b的第一单元u1相同或类似。图3c的esd保护器件与如图3b所示的共用第二单元u2的两个esd保护器件相同。
57.图4a示出了根据本公开的一个方面的单向esd保护器件的实施例。这里，第一单元u1包括二极管d2和基极开路的npn双极晶体管q1的串联组合。二极管d2用于减小第一单元u1的串联电容，而q1用于获得较强的快速回跳。第二单元u2与如图3b中所示的器件的相同或相似之处在于使用了基极开路的pnp晶体管q3。
58.图4b示出了图4a的esd保护器件的双向等效物。图4b所示的esd保护器件包括两个反并联的二极管d2、d5作为第一单元u1的一部分。该单元还包括两个npn双极晶体管q1、q2，以用于在两个电流方向上获得较强的快速回跳。第二单元u2被配置成与图3b和图3c所示的esd保护器件的第二单元u2相同或相似。
59.图5示出了根据本公开的一个方面的封装esd保护器件10，其中实现了图3c的esd保护器件。pnp双极晶体管q3、q4作为垂直器件被集成在半导体管芯12上，其中构成第二端子3a的q3的发射极可用作(is accessible as)半导体管芯12的顶侧的管芯端子而接近或访问。q4的发射极布置在半导体管芯12的背面上。通常，半导体管芯12包括导电衬底，而q3、q4是高压垂直器件。
60.半导体管芯12以q4的发射极电连接到封装接地引线11的方式被布置在esd保护器件10的封装接地引线11上。esd保护器件10进一步包括两个半导体管芯14a、14b。在这些管芯14a、14b的每一个上，双向scr被集成为横向器件。这些scr的端子2a、2b可用作半导体管芯14a、14b的顶表面上的管芯端子而接近或访问。
61.如图5所示，管芯14a、14b安装在封装引线13a、13b上。每个scr的一个端子2b通过接合线15连接到第二单元的第一端子3a，所述第一端子3a对应于q3的发射极。每个scr的另一端子2a通过接合线连接至封装引线13a、13b。这里，注意半导体管芯14a、14b通常不具有导电衬底。因此，scr和封装引线之间的电连接仅使用接合线来获得。
62.图6示出了根据本公开的一个方面的系统级封装20。系统级封装20包括半导体管芯12和半导体管芯13，其中半导体管芯12集成了诸如高压pnp双极晶体管或高压npn双极晶体管的垂直器件，半导体管芯13集成了诸如scr的横向器件。半导体管芯12构成第二单元并且具有第二单元的第一端子和第二单元的第二端子，其中所述第二单元的第一端子可在半导体管芯12的后表面上访问或接近，所述第二单元的第二端子可用作半导体管芯12的前表面上的接合焊盘23而访问或接近，该半导体管芯12被导电地安装在半导体管芯13的管芯焊
盘21上。管芯焊盘12连接到第一单元的第二端子或者至少部分地由第一单元的第二端子构成，该第一单元被集成在半导体管芯13中。第一单元的第一端子连接到接合焊盘22或者至少部分地构成接合焊盘22。第二单元的第二端子通过接合线15连接到外部。类似地，第一单元的第一端子也通过接合线15连接到外部。接合线15可以连接到封装引线，封装引线上布置有半导体管芯13的印刷电路板上的焊盘等。
63.尽管图5和图6示出了使用分离的半导体管芯的实施例，但是本公开同样涉及单片集成第一单元和第二单元的实施例。
64.以上，已经使用本发明的详细实施例描述了本发明。然而，本发明并不限于这些实施例。相反，在不偏离由所附权利要求及其等同物限定的本发明的范围的情况下，各种修改是可能的。
65.本发明的特定和优选方面在所附独立权利要求中阐述。从属权利要求和/或独立权利要求的特征的组合可以适当地组合，而不仅仅是如权利要求中所阐述的。
66.本公开的范围包括其中明确地或隐含地公开的任何新颖特征或特征的组合或其任何概括，而不管其是否涉及所要求保护的发明或减轻由本发明解决的任何问题或所有问题。申请人由此提请注意，在本技术或从基于本技术提出的任何这种进一步申请的审查期间，可以针对这些特征提出新的权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是在权利要求中列举的特定组合。
67.在单独实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地提供或者以任何合适的子组合来提供。
68.术语“包括”不排除其它元件或步骤，术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

技术特征：
1.一种静电放电(esd)保护器件(1)，包括：节点端子(1a)，其被配置为连接到要保护的电路的节点(n)；参考端子(1b)，其被配置为连接到诸如接地的参考电压；以及第一单元(2；u1；u1a，u1b)和第二单元(3；u2)的串联连接，所述第一单元(2；u1；u1a，u1b)和所述第二单元(3；u2)布置在所述节点端子(1a)和所述参考端子(1b)之间；其中，所述第一单元(2；u1；u1a、u1b)包括连接到所述节点端子(1a)的第一端子(2a)、和第二端子(2b)，其中所述第二单元(3；u2)包括连接到所述第一单元(2；u1；u1a、u1b)的所述第二端子(2b)的第一端子(3a)和连接到所述参考端子(1b)的第二端子(3b)；或者其中，所述第一单元(2；u1；u1a、u1b)包括连接到所述参考端子(1b)的第一端子(2a)、和第二端子(2b)，其中，所述第二单元(3；u2)包括连接到所述第一单元(2；u1；u1a、u1b)的所述第二端子(2b)的第一端子(3a)和连接到所述节点端子(1a)的第二端子(3b)，其中，所述第一单元(2；u1；u1a、u1b)包括横向半导体器件，并且其中所述第二单元(3；u2)包括垂直半导体器件，其中，所述esd保护器件(1)被配置为：在要保护的所述节点(n)上发生esd事件的情况下，在所述节点端子(1a)与所述参考端子(1b)之间并且通过所述串联连接来提供导电路径；其中，对于从所述节点端子(1a)和所述参考端子(1b)中的一个端子到所述节点端子(1a)和所述参考端子(1b)中的另一个端子的第一电流流动：所述第一单元(2；u1；u1a、u1b)的第一端子(2a)和第二端子(2b)之间具有i-v特性，所述i-v特性显示由第一触发电压(vt1)和第一保持电压(vh1)描述的第一快速回跳；所述第二单元(3；u2)的第一端子(3a)和第二端子(3b)之间具有由第二触发电压(vt2)描述的i-v特性，并且如果这些i-v特性显示第二快速回跳，则这些i-v特性也由第二保持电压来描述；其中，所述第一单元(2；u1；u1a、u1b)包括硅控整流器(scr1)，其中，所述第二单元(3；u2)包括：多个第二二极管(d3)，其相对于所述第一电流流动反向布置；或基极开路的第一pnp双极晶体管(q3)，其中，所述第一电流流动对应于从所述基极开路的第一pnp双极晶体管(q3)的发射极到集电极的电流流动；或者第二pnp双极晶体管(q3)，其发射极和基极互连，其中，所述第一电流流动对应于从所述第二pnp双极晶体管(q3)的基极和/或发射极到集电极的电流流动；或者第二npn双极晶体管(q3)，其发射极和基极互连，其中，所述第一电流流动对应于从所述第二npn双极晶体管(q3)的集电极到基极和/或发射极的电流流动，其中，所述第一单元(2；u1；u1a，u1b)的第一端子(2a)和第二端子(2b)之间具有第一串联电容(c1)，并且所述第二单元(3；u2)的第一端子(3a)和第二端子(3b)之间具有第二串联电容(c2)，其中，所述第一串联电容(c1)小于所述第二串联电容(c2)；以及其中，所述第二触发电压(vt2)的大小，或者如果所述第二单元(3；u2)的i-v特性显示所述第二快速回跳时所述第二保持电压的大小，比所述第一保持电压(vh1)的大小大至少3倍。
2.根据权利要求1所述的esd保护器件(1)，其中，如果所述第二单元(3；u2)的i-v特性显示所述第二快速回跳，则所述第二触发电压(vt2)与所述第二保持电压之间的比率小于2，优选地小于1.5。3.根据前述权利要求中任一项所述的esd保护器件(1)，其中，所述第一单元(2；u1；u1a，u1b)包括基极开路的第一npn双极晶体管(q1)和相对于所述第一电流流动正向布置的第一二极管(d2)，其中，所述第一电流流动对应于从所述基极开路的第一npn双极晶体管(q1)的集电极到发射极并且经由所述第一二极管(d2)的电流流动。4.根据前述权利要求1所述的esd保护器件(1)，还包括与串联连接并联布置的旁路二极管(d1)，其中所述旁路二极管(d1)相对于所述第一电流流动反向布置。5.根据前述权利要求1所述的esd保护器件，其中，对于从所述节点端子(1a)和所述参考端子(1b)中的所述另一个端子到所述节点端子(1a)和所述参考端子(1b)中的所述一个端子的第二电流流动：所述第一单元(u1；u1a，u1b)具有i-v特性，其显示由第三触发电压和第三保持电压描述的第三快速回跳；所述第二单元(u2)具有由第四触发电压描述的i-v特性，并且如果这些i-v特性显示第四快速回跳，则这些i-v特性也由第四保持电压来描述；其中，所述第四触发电压的大小，或者如果所述第二单元(u2)的所述i-v特性显示所述第四快速回跳时所述第四保持电压的大小，比所述第三保持电压的大小大至少3倍。6.根据权利要求5所述的esd保护器件，其中，所述第一单元(u1；u1a、u1b)包括双向可控硅整流器(scr1)。7.根据权利要求5或6中任一项所述的esd保护器件，其中，所述第一单元(u1；u1a，u1b)包括基极开路的第三npn双极晶体管(q1)以及相对于所述第二电流流动正向设置的第三二极管(d5)，其中，所述第二电流流动对应于从所述基极开路的第三npn双极晶体管(q1)的集电极到发射极并且经由所述第三二极管(d5)的电流流动。8.根据权利要求5或6中任一项所述的esd保护器件，其中，如果所述第二单元(3；u2)的i-v特性显示所述第四快速回跳，则所述第四触发电压和所述第四保持电压之间的比率小于2，优选小于1.5。9.根据前述权利要求1所述的esd保护器件，其中，所述第二单元包括：多个第四二极管(d4)，其相对于所述第二电流流动反向布置；或基极开路的第三pnp双极晶体管(q4)，其中，所述第二电流流动对应于从所述基极开路的第三pnp双极晶体管(q4)的发射极到集电极的电流流动；或第四pnp双极晶体管，其发射极和基极互连，其中，所述第二电流流动对应于从所述第四pnp双极晶体管的基极和/或发射极到集电极的电流流动。10.根据前述权利要求1所述的esd保护器件，其中，所述第一触发电压与所述第二触发电压之间的比率在0.5与5之间的范围内，且/或其中，所述第三触发电压与所述第四触发电压之间的比率在0.5至5之间的范围内；和/或其中，所述第一触发电压在5v至200v之间的范围内，并且其中，所述第一保持电压在0.8v至15v之间的范围内，且/或其中，所述第三触发电压在5v至200v之间的范围内，并且其
中，所述第三保持电压在0.8v至15v之间的范围内；和/或其中，所述第二触发电压在5v至100v之间的范围内，和/或其中，所述第四触发电压在5v至100v之间的范围内；和/或其中，所述第二触发电压与所述第二保持电压之间的比率在1至2之间的范围内，和/或其中，所述第四触发电压与所述第四保持电压之间的比率在1至2之间的范围内。11.一种多通道esd保护器件，其包括：多个根据前述权利要求中任一项所述的esd保护器件，其中，所述多个esd保护器件的节点端子连接到要保护的多个节点，且其中，所述多个esd保护器件的参考端子连接到公共的参考端子；其中，所述多个esd保护器件的第二单元由被所述多个esd保护器件共享的单个第二单元(u2)构成。12.一种封装的esd保护器件(10)，包括：封装体；部分地延伸到封装体外部的至少一个第一封装引线(13a，13b)和封装接地引线(11)；根据权利要求1至10中任一项所述的esd保护器件或根据权利要求11所述的多通道esd保护器件，其布置在所述封装体的内部，所述esd保护器件或所述多通道esd保护器件的参考端子连接到所述封装接地引线(11)，并且其中，所述esd保护器件或所述多通道esd保护器件的节点端子连接到所述至少一个第一封装引线(13a，13b)；其中，优选地：所述esd保护器件的第一单元或所述多通道esd保护器件的第一单元在相应的第一半导体管芯(14a，14b)上实现，第二单元在单独的第二半导体管芯(12)上实现，其中，所述第一半导体管芯(14a，14b)包括衬底，所述衬底上布置有用于构成相应的第一单元的第一端子(2a)的第一管芯端子和用于构成相应的第一单元(2b)的第二端子的第二管芯端子，其中，所述第二半导体管芯(12)包括导电衬底，所述导电衬底具有第三管芯端子和第四管芯端子，其中所述第三管芯端子用于构成在所述第二半导体管芯(12)的第一侧上布置的所述第二单元的第一端子(3a)，所述第四管芯端子用于构成在所述第二半导体管芯(12)的第二侧上布置的所述第二单元的第二端子，所述第二半导体管芯(12)的所述第二侧与所述第二半导体管芯(12)的所述第一侧相对，其中，所述第一管芯端子例如通过接合线(15)电连接到所述第一封装引线(13a，13b)，其中，所述第二管芯端子(12)通过接合线(11)电连接到所述第三管芯端子，并且其中，所述第二半导体管芯(12)通过所述第四管芯端子安装在所述封装接地引线(11)上。13.一种系统级封装(20)，包括：根据权利要求1至10中任一项所述的esd保护器件或根据权利要求11所述的多通道esd保护器件；其中，所述esd保护器件的所述第一单元在第一半导体管芯(13)上实现，并且所述第二单元在单独的第二半导体管芯(12)上实现，其中，所述第一半导体管芯(13)包括衬底，所述衬底上布置有用于构成所述第一单元的第一端子的第一管芯端子(22)以及用于构成所述第一单元的第二端子的第二管芯端子(21)，其中，所述第二半导体管芯(12)包括导电衬底，所述导电衬底具有第三管芯端子和第四管芯端子(23)，所述第三管芯端子用于构成在所述
第二半导体管芯(12)的第一侧上布置的所述第二单元的所述第一端子，并且所述第四管芯端子(23)用于构成在所述第二半导体管芯(12)的第二侧上布置的所述第二单元的所述第二端子，所述第二半导体管芯(12)的第二侧与所述第二半导体管芯(12)的所述第一侧相对，其中，所述第二半导体管芯(12)通过所述第三管芯端子安装在所述第一半导体管芯(13)的所述第二管芯端子(21)上；所述系统级封装优选地还包括：封装体；部分地延伸到所述封装体外部的至少一个第一封装引线和封装接地引线；其中，所述第一管芯端子连接到所述第一封装引线，并且其中，所述第四管芯端子连接到所述封装接地引线。14.一种电子器件，包括：静电放电(esd)敏感电路，其具有esd敏感节点，例如输入端子、输出端子、数据端子等；以及根据权利要求1至10中任一项所述的esd保护器件，其中，所述esd敏感节点电连接到所述esd保护器件的节点端子，并且其中，所述esd保护器件的参考端子至少在操作期间电接地。

技术总结
本公开的各方面涉及静电放电ESD保护器件。根据本公开，提供一种ESD保护器件，其包括第一单元与第二高压单元的串联连接，其中第一单元具有强的快速回跳和低的串联电容，所述第二高压单元显示了相对高的保持/触发电压，以确保ESD保护器件的闩锁和不当触发，同时提供在低电容负载情况下的高电压操作。在低电容负载情况下的高电压操作。在低电容负载情况下的高电压操作。


技术研发人员：汉斯-马丁
受保护的技术使用者：安世有限公司
技术研发日：2023.01.09
技术公布日：2023/7/19