一种加权求和存内计算电路及存储器

1.本发明涉及半导体(semiconductor)和cmos超大规模集成电路(ulsi)中的非挥发性存储器(non-volatile memory)与存内计算(compute-in-memory)技术领域，具体涉及一种使用非挥发性存储器阵列进行向量矩阵乘法计算(vector matrix multiplication)的加权求和存内计算电路及存储器。


背景技术：

2.随着人工智能与深度学习技术的不断发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而，逐渐增大的网络规模导致数据在内存与传统计算设备如cpu与gpu间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(vector matrix multiplication)。基于非挥发性存储器(non-volatile memory)的存内计算(compute-in-memory)，把权重存储在非挥发性存储器单元中，并在阵列中进行模拟向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
3.目前，非挥发性存储器器件如rram、pcram、mram、feram、fefet等在权值写入后，把权值存储在器件的电导值上。器件组织成阵列的形式，从一端输入电压作为向量矩阵乘法的输入，阵列中通过欧姆定律与基尔霍夫定律计算，在阵列的另一端得到的电流为向量矩阵乘法的求和结果，且求和结果通常使用模数转换器(adc)读出。由于模数转换器面积与阵列单元面积在长度上不匹配，通常使用多路选择器(mux)让阵列中多个列共用一个模数转换器。
4.图1示出了基于非挥发性器件阵列进行向量矩阵乘法的示意图，图2a和图2b分别示出了两种不同形式的传统向量矩阵乘法的电路，在图2a中输入使用数模转换器输入电压，输出使用运放钳位位线电压。在位线上根据基尔霍夫定律进行电流求和后，此电流通过运放与电阻组成的跨阻放大器(trans-impedance amplifier，tia)转换成电压，最后通过模数转换器读出；在图2b中先把位线(bl)寄生电容预充到固定电压，然后把源线接地，在字线上施加输入脉冲。位线寄生电容上损失的电荷量等于每个器件上流过电荷量之和，所以位线下降电压等于输入乘以权重的向量矩阵乘法计算结果，最后通过模数转换器读出此电压。
5.可知，传统的存内计算电路存在以下问题：图2a中的方案由于存在直流过程，在阵列与运放中都有较大电流，影响系统能效进一步提高；图2b中的方案虽然不存在直流过程，但由于位线寄生电容通常较小，同时开启行数少，影响计算并行度并增加了模数转换器工作次数。同时，由于位线寄生电容小，在不同的输入与权重乘积下不能保持位线上电压稳定，因此导致计算结果存在非线性。


技术实现要素：

6.鉴于上述问题，本发明的目的是提供一种加权求和存内计算电路及存储器，以解决现有存内计算电路存在的电压不稳定，导致计算结果存在非线性，影响系统性能提高等问题。
7.本发明提供的加权求和存内计算电路，包括：呈对称分布的第一阵列和第二阵列，以及外围电路；以使用第一阵列进行存内计算为例：其中，当第一阵列和第二阵列通过外围电路断开连接时，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位阵列向量乘法运算；当第一阵列和第二阵列通过外围电路实现连接时，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似，仅第一阵列与第二阵列在功能上对调。
8.此外，可选的技术方案是，外围电路包括与第一阵列对应连接的第一外围电路、与第二阵列对应连接的第二外围电路以及复用电路；其中，复用电路包括运算放大器、模数转换器、移位寄存器与输出寄存器；第一外围电路包括与第一阵列对应设置的第一输入寄存器、第一脉冲产生器、第一字线驱动、第一读写电路、第一开关与预充电路、第一开关电路；第二外围电路包括与第二阵列对应设置的第二输入寄存器、第二脉冲产生器、第二字线驱动、第二读写电路、第二开关与预充电路、第二开关电路。
9.此外，可选的技术方案是，在第一阵列和第二阵列中，每8列存储单元划分为一个列段，一个8比特权重用列段中的一行8个存储单元进行表示；并且，每个列段对应一个开关与预充电路、运算放大器、模数转换器和移位寄存器。
10.此外，可选的技术方案是，当第一阵列和第二阵列通过外围电路断开连接时，第一阵列中用于当前计算的目标列的源线接地，位于同一列段内的其余列的所有源线与位线短接，并通过第一开关与预充电路预充至读电压；目标列的位线与地之间的等效电容为：8*c
bl
+7*c
sl
+c
bs
；其中，c
bl
表示位线到地之间的寄生电容，c
sl
表示源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。
11.此外，可选的技术方案是，当第一阵列与读电压之间的预充电路断开时，通过外部脉冲产生器在字线上根据第一输入寄存器中的权值发出相应的脉冲信号；其中，脉冲信号的个数与第一输入寄存器中的值成正比；位于位线上的寄生电容c
bl
上的电荷流失，且流失的电荷量等于输入的脉冲信号与第一寄存器中存储的权值的点积。
12.此外，可选的技术方案是，当第一阵列和第二阵列通过外围电路实现连接时，复用电路中的运算放大器的负向输入端同时接入第一阵列中的目标列的位线与第二阵列中对应列的源线，运算放大器的输出端与第二阵列的位线连接，运算放大器的正向输入端与读电压连接；第一阵列、第二阵列与运算放大器组成开关电容电路；第二阵列的中位线电压为：v
blb
＝q*(c
bl
+c
bs
)/(8*c
bl
+7*c
sl
+c
bs
)/c
bs
；其中，c
bl
表示位线到地之间的寄生电容，c
sl
表示源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。
13.此外，可选的技术方案是，第二阵列的中位线电压与流失的电荷量呈正比。
14.此外，可选的技术方案是，第一阵列通过外部的数模转换器输入多值电压，或者通过缓冲器输入二值电压；第二阵列的输出通过模数转换器进行转换，并将转换后的数字量存入移位寄存器完成输出。
15.此外，可选的技术方案是，第一阵列和第二阵列均包括n列m行个存储单元；存储单元为1t1r器件。
16.另一方面，本发明还提供一种存储器，包括上述加权求和存内计算电路。
17.利用上述加权求和存内计算电路及存储器，设置呈对称分布的第一阵列、第二阵列以及外围电路；其中，可首先断开第一阵列和第二阵列的连接，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位阵列向量乘法运算；然后，使第一阵列和第二阵列通过外围电路进行连接，形成开关电容电路，进而通过第二阵列执行模拟求和及模拟加权求和运算，并输出与脉冲信号对应的运算结果，能够消除额外增加电容完成计算过程的面积需求，减少adc的开启次数，整体提高系统的能效与面积效率。
18.为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。
附图说明
19.通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
20.图1为基于非挥发性器件阵列进行矩阵乘法的示意图；
21.图2为两种传统阵列计算向量矩阵乘法的电路图；
22.图3为本发明实施例的加权求和存内计算电路的结构示意图；
23.图4为本发明实施例的对称阵列的开关与预充电路结构示意图；
24.图5为本发明实施例的加权求和存内计算电路的工作过程步骤1示意图；
25.图6为本发明实施例的加权求和存内计算电路的工作过程步骤2示意图；
26.图7为本发明实施例的加权求和存内计算电路的工作过程步骤3示意图；
27.图8为利用对称阵列寄生电容实现加权求和计算原理示意图。
具体实施方式
28.在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
29.在目前的存内计算方案中，由于存在直流过程，在阵列与运放中都有较大电流，影响系统能效进一步提高；以及，虽然可以省去直流过程，但由于位线寄生电容通常较小，同时开启行数少，影响计算并行度并增加了模数转换器工作次数。同时，由于位线寄生电容小，在不同的输入与权重乘积下不能保持位线上电压稳定，导致计算结果存在非线性。为解决上述问题，本发明提供一种利用邻近单元增加位线电容与利用对称阵列寄生电容进行加权求和的存内计算电路，主要包括两个对称阵列(第一阵列与第二阵列)，及相对应的独立或复用的外围电路，当第一阵列用于执行神经网络中的按位矩阵向量乘法计算时，第二阵列用以提供寄生电容实现加权求和计算，能够通过临近列寄生电容增加计算列位线的计算电容，保持电压稳定并提高计算的准确性，以及利用对称阵列完成模拟求和与模拟加权求
和计算，消除额外增加电容完成此过程的面积需求，减少adc的开启次数，提高系统的能效与面积效率。
30.在本发明的实施方式中，第一阵列通过外部的数模转换器输入多值电压，或者通过缓冲器输入二值电压，而第二阵列的输出通过模数转换器进行转换，并将转换后的数字量存入移位寄存器完成输出。且第一阵列和第二阵列均包括n列m行个存储单元，具体n和m可取值正整数，存储单元可采用1t1r器件等。
31.由于1t1r器件可以避免写串扰的问题，在较大的阵列中通常使用1t1r的器件，在本发明的描述中，需要理解的是，以1t1r器件为例进行描述，为此在约定的命名方式中，把连接晶体管栅极的线称为字线(word line，wl)，连接晶体管源极的线称为源线(source line，sl)，连接器件一端的线称为位线(bit line，bl)。
32.为详细描述本发明内的加权求和存内计算电路及存储器，以下将结合附图对本发明的具体实施例进行详细描述。
33.图3为本发明实施例的加权求和存内计算电路的示意结构。
34.如图3所示，本发明实施的加权求和存内计算电路，包括呈对称分布的第一阵列(阵列a)和第二阵列(阵列b)，以及复用或者独用的外围电路；其中，第一阵列和第二阵列和通过外围电路进行断开或连接，当第一阵列和第二阵列通过外围电路断开连接时，可以向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位阵列向量乘法运算；当第一阵列和第二阵列通过外围电路实现连接时，第一阵列和第二阵列组成开关电容电路，进而可通过第二阵列执行模拟求和及模拟加权求和运算，并输出与脉冲信号对应的运算结果，从而实现加权求和的存内计算。
35.具体地，外围电路进一步包括与第一阵列对应连接的第一外围电路、与第二阵列对应连接的第二外围电路以及复用电路；其中，复用电路位于第一阵列和第二阵列之间，第一阵列和第二阵列均可使用，其包括运算放大器、模数转换器、移位寄存器与输出寄存器；第一外围电路包括与第一阵列对应设置的第一输入寄存器、第一脉冲产生器、第一字线驱动、第一读写电路、第一开关与预充电路、第一开关电路；第二外围电路包括与第二阵列对应设置的第二输入寄存器、第二脉冲产生器、第二字线驱动、第二读写电路、第二开关与预充电路、第二开关电路，第一阵列和第二阵列通过第一开关电路和第二开关电路的配合实现连接或者断开状态间的切换。
36.进一步地，在第一阵列和第二阵列中，每8列存储单元划分为一个列段，一个8比特权重用列段中的一行8个存储单元进行表示；并且，每个列段对应一个开关与预充电路、运算放大器、模数转换器和移位寄存器。运算放大器和模数转换器可通过开关电路(包括第一开关电路和第二开关电路)的开关选择与第一阵列或第二阵列相连，而模数转换器输出的数字量存储到移位寄存器，并最终送到输出寄存器。
37.作为具体示例，图4示出了根据本发明实施例的对称阵列的开关与预充电路的示意结构。
38.如图4所示，以第一阵列为例进行说明，图中右侧的具有灰度的虚线部分为左侧具有灰度的虚线部分的局部放大结构，其中在每个列段中，所有位线通过开关与公共位线(gbla1、gbla2)相连或接地，所有源线通过开关与公共源线(gsla1、gsla2)相连或接地。不同列段中的公共位线与公共源线不相互连接，在阵列偏外侧的开关与预充电路(第一阵列
上侧的第一开关与预充电路)中，公共位线gbla1通过对应侧的开关连接到预充电压，公共位线gbla1与公共源线gsla1通过开关连接到读写电路，且公共位线gbla1与公共字线gsla1可以通过开关短接。在阵列偏内侧的开关电路(第一阵列下侧的第一开关电路)中，公共位线gbla2通过开关连接到运算放大器负向输入端、输出端或模数转换器的输入端，公共源线gsla2通过开关连接到运算放大器的负向输入端，且公共位线与公共字线也可以通过开关短接。
39.需要说明的是，第二阵列与第一阵列呈对称分布，其内部结构可参考第一阵列中的描述，此处不再进行一一赘述。
40.作为具体示例，以下将对加权求和存内计算电路的具体工作原理(工作过程)进行详述阐述。
41.具体地，图5示出了本发明实施例的加权求和存内计算电路在工作过程步骤1中的示意结构。
42.如图5所示，在该工作过程的步骤1中，当第一阵列用于执行神经网络中的按位矩阵向量乘法计算时，把第一阵列的列段中当前用于计算的列(即目标列)的源线接地，位同一列段中其余列的所有源线与位线短接，并通过第一开关与预充电路预充至读电压v
read
上。此时，目标列的位线与地之间的等效电容为：8*c
bl
+7*c
sl
+c
bs
；其中，c
bl
表示位线到地之间的寄生电容，c
sl
表示源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。此等效电容远大于传统方法中仅使用位线到地的寄生电容，因而起到增加位线预充电容的目的，缓解传统方法中由位线寄生电容较小导致的开启行数少与非线性等问题。
43.此外，图6示出了本发明实施例的加权求和存内计算电路在工作过程步骤2中的示意结构。
44.如图6所示，在该工作过程的步骤2中，断开第一开关与预充电路中的预充开关，通过外部的脉冲产生器在字线上根据输入寄存器中的权值发出一定数量的脉冲信号，即在第一阵列与读电压之间的预充电路断开时，通过外部脉冲产生器在字线上根据第一输入寄存器中的权值发出相应的脉冲信号；其中，脉冲信号的个数与第一输入寄存器中的值成正比；位于位线上的寄生电容c
bl
上的电荷会产生流失，且流失的电荷量q等于输入的脉冲信号与第一寄存器中存储的权值的点积。
45.此外，图7示出了本发明实施例的加权求和存内计算电路在工作过程步骤3中的示意结构。
46.如图7所示，在该工作过程的步骤3中，断开第一阵列的当前用于计算的列的位线与其余源线、位线的连接，并打开开关k1、k2与k4，即开关k1、k2和k4导通，而开关k3、k5和k6断开，运算放大器负向输入同时接第一阵列中当前用于计算的列的位线与第二阵列中对应一列的源线，运算放大器输出端接第二阵列中的位线，运算放大器的正向输入端接读电压v
read
，运放与两个阵列组成开关电容电路。
47.换言之，当第一阵列和第二阵列通过外围电路实现连接时，复用电路中的运算放大器的负向输入端同时接入第一阵列中的目标列的位线与第二阵列中对应列的源线，运算放大器的输出端与第二阵列的位线连接，运算放大器的正向输入端与读电压连接；第一阵列、第二阵列与运算放大器组成开关电容电路。
48.其中，第一阵列中位线在步骤2中损失的电荷被第二阵列中的寄生电容进行电荷
补充。由于第二阵列的电荷从源线流出，导致位线电压抬升。此时，假设第一阵列位线等效电容在步骤2损失电荷为q，则在步骤3结束后，第二阵列中位线抬升电压为：v
blb
＝q*(c
bl
+c
bs
)/(8*c
bl
+7*c
sl
+c
bs
)/c
bs
；其中，c
bl
表示位线到地之间的寄生电容，c
sl
表示源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。此电压正比于计算电荷q，即正比于输入脉冲与权值的点积。
49.图8示出了利用对称阵列寄生电容实现加权求和计算原理。
50.如图8所示，一个列段包括8列存储单元或器件，一行8个器件表示一个8比特权值，表示为w[7:0]。为了使用阵列b寄生电容实现加权求和计算，首先重复上述步骤1至3三次，第一次用于计算代表w[2]的列，在步骤3的电荷分配过程在阵列b中连接1列位线；第二次计算代表w[1]的列，在步骤3的电荷分配过程在阵列b中连接2列位线；在第三次计算代表w[0]的列，在步骤3的电荷分配过程在阵列b中连接4列位线。
[0051]
然后，在上述三次过程结束后，分别在阵列b中的位线中各选择一列保持电荷，剩余的5列电荷进行清零处理，最后再在阵列b中八列进行电荷平均。假设q[2]为阵列a计算w[2]时位线上等效电容损失的电荷，q[1]为阵列a计算w[1]时位线上等效电容损失的电荷，q[0]为阵列a计算w[0]时位线上等效电容损失的电荷，则计算结束后阵列b中得到的电压v1表示为：v1
∝
q[2]/8+q[1]/16+q[0]/32，进而将此电压保持在阵列b的最后一列不变，用前7列进行w[5:3]的计算。
[0052]
具体地，再次重复上述步骤1～3三次，第一次计算代表w[5]的列，在步骤3的电荷分配过程在阵列b中连接1列位线；第二次计算代表w[4]的列，在步骤3的电荷分配过程在阵列b中连接2列位线；在第三次计算代表w[3]的列，在步骤3的电荷分配过程在阵列b中连接4列位线，然后分别在阵列b中的这三次过程结束后的位线中各选择一列保持电荷，加上上轮计算后保存电压v1的列，剩余的4列电荷清零。最后，再对阵列b中八列进行电荷平均。其中，假设q[5]为阵列a计算w[5]时位线上等效电容损失的电荷，q[4]为阵列a计算w[4]时位线上等效电容损失的电荷，q[3]为阵列a计算w[3]时位线上等效电容损失的电荷，则计算结束后阵列b中得到的电压v2表示为：v2
∝
q[5]/8+q[4]/16+q[3]/32+q[2]/64+q[1]/128+q[0]/256，
[0053]
进而，把上述电压v2保持在阵列b最后两列不变，用前6列中的3列进行对w[7:6]的计算。再次重复上述步骤1～3两次，第一次计算代表w[7]的列，在步骤3的电荷分配过程在阵列b中连接1列位线；第二次计算代表w[6]的列，在步骤3的电荷分配过程在阵列b中连接2列位线，然后分别在阵列b中的这两次过程结束后的位线中各选择一列保持电荷，加上上轮计算后保存电压v2的两列，在这4列进行电荷平均。假设q[7]为阵列a计算w[7]时位线上等效电容损失的电荷，q[6]为阵列a计算w[6]时位线上等效电容损失的电荷，则计算结束后阵列b中得到的电压v3表示为：v3
∝
q[7]/4+q[6]/8+q[5]/16+q[4]/32+q[3]/64+q[2]/128+q[1]/256+q[0]/512，至此实现了不同列的移位相加(即二进制加权求和)计算。最后得到的v3电压通过开关k6连接到模数转换器，读出的数字量存入移位寄存器，并最终存入输出寄存器完成输出。
[0054]
需要说明的是，由于上述第一阵列和第二阵列是呈对称分布的，因此，还可以将第二阵列用于执行神经网络中的按位矩阵向量乘法计算，而第一阵列用以提供寄生电容实现加权求和计算，计算过程与上述过程相同，即第一阵列和第二阵列可以在功能上进行对调，
具体的电路工作原理是相同的，此处不再进行赘述。
[0055]
与上述加权求和存内计算电路相对应，本发明还提供一种存储器，包括上述加权求和存内计算电路；其中，存储器的类型可包括sram、dram、rram、pcram、mram、feram、fefet等。
[0056]
需要说明的是，上述有关存储器的具体实施例可参考加权求和存内计算电路实施例中的描述，此处不再一一赘述。
[0057]
根据上述本发明的加权求和存内计算电路及存储器，能够消除额外增加电容完成计算过程所占用面积，减少adc的开启次数，不影响计算的并行度，提高系统的运算性能及与面积效率。
[0058]
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0059]
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种加权求和存内计算电路，其特征在于，包括：呈对称分布的第一阵列和第二阵列，以及外围电路；其中，当所述第一阵列和所述第二阵列通过所述外围电路断开连接时，向所述第一阵列输入预充电压及脉冲信号，并通过所述第一阵列执行按位阵列向量乘法运算；当所述第一阵列和所述第二阵列通过所述外围电路实现连接时，所述第一阵列和所述第二阵列组成开关电容电路，以通过所述第二阵列获取与所述脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。2.如权利要求1所述的加权求和存内计算电路，其特征在于，所述外围电路包括与所述第一阵列对应连接的第一外围电路、与所述第二阵列对应连接的第二外围电路以及复用电路；其中，所述复用电路包括运算放大器、模数转换器、移位寄存器与输出寄存器；所述第一外围电路包括与所述第一阵列对应设置的第一输入寄存器、第一脉冲产生器、第一字线驱动、第一读写电路、第一开关与预充电路、第一开关电路；所述第二外围电路包括与所述第二阵列对应设置的第二输入寄存器、第二脉冲产生器、第二字线驱动、第二读写电路、第二开关与预充电路、第二开关电路。3.如权利要求2所述的加权求和存内计算电路，其特征在于，在所述第一阵列和所述第二阵列中，每8列存储单元划分为一个列段，一个8比特权重用所述列段中的一行8个存储单元进行表示；并且，每个所述列段对应一个开关与预充电路、运算放大器、模数转换器和移位寄存器。4.如权利要求3所述的加权求和存内计算电路，其特征在于，当所述第一阵列和所述第二阵列通过所述外围电路断开连接时，所述第一阵列中用于当前计算的目标列的源线接地，位于同一列段内的其余列的所有源线与位线短接，并通过所述第一开关与预充电路预充至读电压；所述目标列的位线与地之间的等效电容为：8*c
bl
+7*c
sl
+c
bs
；其中，c
bl
表示所述位线到地之间的寄生电容，c
sl
表示所述源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。5.如权利要求4所述的加权求和存内计算电路，其特征在于，当所述第一阵列与所述读电压之间的预充电路断开时，通过外部脉冲产生器在字线上根据所述第一输入寄存器中的权值发出相应的脉冲信号；其中，所述脉冲信号的个数与所述第一输入寄存器中的值成正比；位于所述位线上的寄生电容c
bl
上的电荷流失，且流失的电荷量等于输入的脉冲信号与所述第一寄存器中存储的权值的点积。6.如权利要求5所述的加权求和存内计算电路，其特征在于，当所述第一阵列和所述第二阵列通过所述外围电路实现连接时，所述复用电路中的运算放大器的负向输入端同时接入所述第一阵列中的目标列的位线与所述第二阵列中对应列的源线，所述运算放大器的输出端与所述第二阵列的位线连接，所述运算放大器的正向输入端与所述读电压连接；所述第一阵列、所述第二阵列与所述运算放大器组成开关电容电路；
所述第二阵列的中位线电压为：v
blb
＝q*(c
bl
+c
bs
)/(8*c
bl
+7*c
sl
+c
bs
)/c
bs
；其中，c
bl
表示所述位线到地之间的寄生电容，c
sl
表示所述源线到地之间的寄生电容，c
bs
表示位线到源线的寄生电容。7.如权利要求6所述的加权求和存内计算电路，其特征在于，所述第二阵列的中位线电压与所述流失的电荷量呈正比。8.如权利要求2所述的加权求和存内计算电路，其特征在于，所述第一阵列通过外部的数模转换器输入多值电压，或者通过缓冲器输入二值电压；所述第二阵列的输出通过所述模数转换器进行转换，并将转换后的数字量存入所述移位寄存器完成输出。9.如权利要求1所述的加权求和存内计算电路，其特征在于，所述第一阵列和所述第二阵列均包括n列m行个存储单元；所述存储单元为1t1r器件。10.一种存储器，包括如权利要求1至9任一项所述的加权求和存内计算电路。

技术总结
本发明提供一种加权求和存内计算电路及存储器，其中的电路包括：呈对称分布的第一阵列(阵列A)和第二阵列(阵列B)，以及外围电路；其中，当使用第一阵列进行存内计算时，首先把第一阵列和第二阵列通过外围电路断开连接，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位矩阵向量乘法运算；随后第一阵列和第二阵列通过外围电路实现连接，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似。利用上述发明能够保持位线上的电压稳定，减少ADC的开启次数，提高系统的能效与面积效率。提高系统的能效与面积效率。提高系统的能效与面积效率。


技术研发人员：王宗巍 杨韵帆 蔡一茂 黄如
受保护的技术使用者：北京大学
技术研发日：2023.04.04
技术公布日：2023/7/21