基于石墨的互连及其制造方法与流程

1.本公开总体涉及集成电路(ic)器件，更具体地，涉及ic器件的互连结构。


背景技术：

2.集成电路(ic)产业经历了指数增长。ic材料和设计的技术进步产生了几代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic演进过程中，功能密度(即每芯片面积的互连ic器件的数量)通常增加，而几何尺寸(即ic特征的尺寸和/或大小、和/或这些ic特征之间的间隔) 减小。通常，缩小仅受到在不断减小的几何尺寸下以光刻方式限定ic特征的能力的限制。然而，电阻-电容(rc)延迟已成为重大挑战，因为实施了减小的几何尺寸来实现具有更快工作速度的ic(例如，通过减小电信号传播的距离)，因而抵消了通过缩小所获得的一些优势并限制了ic的进一步缩小。rc延迟通常表示通过ic的电信号速度的延迟，这是由电阻 (r)(即材料对电流流动的阻力)和电容(c)(即材料存储电荷的能力)的乘积引起的。因此期望减小电阻和电容两者，以减少rc延迟并优化缩小ic的性能。ic的互连(其实体连接和/或电连接ic的ic组件和/或 ic特征)在它们对rc延迟的贡献方面尤其成问题。因此需要改进ic互连和/或制造ic互连的方法。


技术实现要素：

3.根据本公开的一个实施例，提供了一种器件的多层互连(mli)的互连结构，所述互连结构包括：第一电介质层；第二电介质层，设置在所述第一电介质层之上；金属插塞，设置在所述第一电介质层中，其中，所述金属插塞与所述第一电介质层实体接触；以及石墨插塞，设置在所述第二电介质层中，其中，所述石墨插塞与所述金属插塞和所述第一电介质层实体接触。
4.根据本公开的另一实施例，提供了一种半导体器件，包括：晶体管；电介质层，设置在所述晶体管之上；以及互连结构，设置在所述电介质层中并且电连接到所述晶体管，其中，所述互连结构具有设置在导电过孔之上的导电线，所述导电线包括导电非金属材料，并且所述导电过孔包括金属材料。
5.根据本公开的又一实施例，提供了一种制造互连结构的方法，包括：在第一电介质层中形成过孔开口；在所述过孔开口中形成金属插塞；在所述金属插塞和所述第一电介质层之上形成石墨层；图案化所述石墨层以在所述金属插塞之上形成石墨插塞；以及在所述第一电介质层和所述石墨插塞之上形成第二电介质层，其中，所述石墨插塞嵌入在所述第二电介质层内。
附图说明
6.当与附图一起阅读时，可以从以下详细描述最佳地理解本公开。强调的是，根据行业的标准做法，各种特征未按比例绘制并且仅用于说明目的。事实上，为了讨论的清晰，可以任意增加或减少各种特征的尺寸。
7.图1是根据本公开的各个方面的器件的各个层(级)的部分或整体的示意性截面图。
8.图2a-图2i是根据本公开的各个方面在制造期间的互连结构的部分或整体的示意性截面图。
9.图3a-图3c是根据本公开的各个方面在制造期间的互连结构的部分或整体的示意性截面图。
10.图4a-图4i是根据本公开的各个方面在制造期间的互连结构的部分或整体的示意性截面图。
11.图5-图10是根据本公开的各种实施例的至少具有如图2i和/或图4i所示配置的互连结构的多层互连的部分或整体的示意性横截面图。
12.图11-图14是根据本公开的各个方面的具有多层互连的器件的部分或整体的示意性横截面图，这些多层互连至少具有如图2i和/或图4i所示配置的互连结构。
13.图15a和15b是根据本公开的各个方面的具有密封环的半导体结构的部分或整体的俯视图和截面图，该密封环至少由如图2i和/或图4i所示配置的互连结构形成。
14.图16是根据本公开的各个方面的制造互连结构的方法的部分或整体的流程图。
具体实施方式
15.以下公开提供了许多不同的实施例或示例以实现本发明的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括第一特征和第二特征直接接触地形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
16.此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。此外，在随后的本公开中，特征形成在另一特征上、连接和/ 或耦合到另一特征可以包括其中特征直接接触地形成的实施例，并且还可以包括其中可以形成插入特征的附加特征，使得特征可以不直接接触的实施例。此外，使用了空间相对术语，例如，“较下”、“较上”、“水平”、“垂直”、“高于”、“之上”、“低于”、“下方”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)，以便于描述本公开的一个特征与另一特征的关系。这些空间相对术语旨在涵盖包括这些特征的器件的不同定向。
17.通常，缩小仅受到在不断减小的几何尺寸下以光刻方式限定ic特征的能力的限制。然而，电阻-电容(rc)延迟已成为重大挑战，因为实施了减小的几何尺寸来实现具有更快工作速度的ic(例如，通过减小电信号传播的距离)，因而抵消了通过缩小所获得的一些优势并限制了ic的进一步缩小。例如，随着ic技术节点扩展到20nm及以下，ic器件层的缩小的临界尺寸(cd)(例如，栅极长度、栅极间距、鳍间距等)导致ic 的多层互连(mli)的互连cd(例如，器件级接触件尺寸、过孔尺寸、金属线尺寸、器件级接触件间距、过孔间距、金属线间距等)的相应缩小。考虑缩小互连对rc延迟的贡献时，缩小互连正变得越来越成问题。因此，需要用于减少与互连相关联的电阻和电容两者的解决方案，以减少 rc延迟并优化缩小ic的性能。
18.rc延迟通常表示通过ic的电信号速度的延迟，这是由电阻(r) (即材料对电流流动的阻力)和电容(c)(即材料存储电荷的能力)的乘积引起的。对于任何两个相邻的互连，电容是两个互连周围的电介质材料的介电常数与互连之间的距离的函数。由于缩小的ic导致互连之间的距离(间隔)减小(并因此导致电容增加)，电容减小技术已集中于减小互连的绝缘材料的介电常数。例如，已经开发了低k电介质材料，例如，具有小于氧化硅(例如，sio2)的介电常数的电介质材料，以减少互连和相邻的导电特征(例如，相邻的互连或相邻的器件特征(例如，栅极)) 之间的寄生电容和/或电容耦合。减小与互连相关联的电阻已经通过实施表现出电阻减小并促进电流流动增加的互连材料和/或互连配置来实现。例如，由于铜互连表现出比铝互连更低的电阻、更高的导电性和更高的电迁移电阻率，铝互连经常被铜互连代替以减少rc延迟并从而提高ic速度。然而，由于铜互连的铜离子/原子容易扩散到低k电介质材料中(已实施以降低电容)，通常在铜互连中集成扩散/阻挡层/衬垫以将铜互连的铜层与周围的低k电介质材料分开，并减少(或防止)铜原子/离子从铜层扩散到周围的低k电介质材料中。随着互连cd(即导电线宽度)减小，互连中的扩散/阻挡层/衬垫提出了挑战。例如，将扩散/阻挡层/衬垫集成到互连结构中减小了互连结构中的铜互连的体积，这降低了导电性并增加了电阻。此外，已观察到铜互连与其扩散/阻挡/衬垫层之间的界面处的散射会不期望地增加电阻率，特别是当互连cd达到约10nm及以下时。
19.为了解决这些挑战，本公开提出了无阻挡、基于石墨的互连。本文公开的基于石墨的互连结构包括无障碍石墨插塞(plug)和无障碍金属过孔插塞，例如，钌插塞、钨插塞或钼插塞。所公开的基于石墨的互连结构具有较少金属-金属界面，并且在一些实施例中，没有金属-金属界面，这减少了能够增加互连结构的电阻率的散射。所公开的基于石墨的互连结构的导电插塞的体积大于具有阻挡/衬垫的互连结构中的导电插塞的体积，这增加了导电性并减小了电阻。与常规互连结构相比，本文公开的基于石墨的互连结构表现出减小的电阻，从而降低了rc延迟并提高了先进ic技术节点的ic器件性能。本公开考虑了在公开的互连结构中替代石墨和/或石墨烯的其他导电非金属材料。在这样的实施例中，石墨插塞被导电的非金属塞代替，并且将提供与石墨插塞类似的改进和/或优点(例如，较少金属
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金属界面、更大插塞体积等)。
20.图1是根据本公开的各个方面的可以在半导体衬底(或晶圆)5之上制造以形成器件10或其一部分的各个层(级)的局部示意性截面图。在图1中，各个层包括器件层dl和设置在器件层dl之上的多层互连 mli。器件层dl可以包括通过feol处理在其上和/或之上制造的电路，并且多层互连mli可以包括通过mol处理和/或beol处理在器件层dl 上和/或之上制造的电路。器件10可以包括在微处理器、存储器、集成电路(ic)器件、或其组合中。在一些实施例中，器件10是包括各种无源和有源微电子器件的ic芯片和/或片上系统(soc)的一部分，例如，电阻器、电容器、电感器、二极管、p型fet(pfet)、n型fet (nfet)、金属氧化物半导体fet(mosfet)、互补mos(cmos) 晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。晶体管可以是平面晶体管或非平面晶体管，例如，鳍式fet(finfet)或栅极全环绕 (gaa)晶体管。为清楚起见，图1已经被简化以更好地理解本公开的发明概念。可以在器件10中添加额外的特征，并且可以在器件10的其他实施例中替换、修改或消除下面描述的一些特征。
21.器件层dl可以包括无源微电子器件和/或有源微电子器件，例如，电阻器、电容器、
电感器、二极管、pfet、nfet、mosfet、cmos晶体管、bjt、ldmos晶体管、高压晶体管、高频晶体管、其他器件、或其组合。各种微电子器件可以配置为提供ic的功能不同的区域，例如，逻辑区域(即核心区域)、存储区域、模拟区域、外围区域(例如，输入/输出区域)、虚设区域、其他合适的区域、或其组合。逻辑区域可以配置有标准单元，每个标准单元可以提供逻辑器件和/或逻辑功能，例如，反相器、 and门、nand门、or门、nor门、not门、xor门、xnor门、其他合适的逻辑器件、或其组合。存储区域可以配置有存储单元，每个存储单元可以提供存储器件和/或存储功能，例如，闪存、非易失性随机存取存储器、静态随机存取存储器、动态随机存取存储器、其他易失性存储器、其他非易失性存储器、其他合适的存储器、或其组合。在一些实施例中，存储单元和/或逻辑单元包括晶体管和互连结构，它们相组合以分别提供存储器件/功能以及逻辑器件/功能。
22.器件层dl包括器件组件，例如，衬底5、掺杂区域/阱15(例如，n 阱和/或p阱)、设置在衬底5之上和/或内的沟道20、隔离特征25(例如，浅沟槽隔离(sti)结构和/或其他合适的隔离结构)、栅极堆叠30 (例如，栅极电极32和栅极电介质34)、沿着栅极堆叠30的侧壁的栅极间隔件36、源极/漏极特征(例如，外延源极/漏极40)、其他器件组件/特征、或其组合。在所描绘的实施例中，器件层dl包括晶体管t，其具有悬置在衬底5之上并在外延源极/漏极40之间延伸的沟道层20，其中晶体管t的栅极堆叠30设置在沟道层20上并围绕沟道层20。在这样的实施例中，晶体管t是gaa晶体管。在一些实施例中，器件层dl包括平面晶体管，其中平面晶体管的沟道形成在相应的源极/漏极之间的半导体衬底中，并且各个栅极堆叠设置在沟道上(例如，在半导体衬底的形成沟道的一部分上)。在一些实施例中，器件层dl包括具有形成在半导体鳍中的沟道的非平面晶体管，半导体鳍从半导体衬底延伸并且在半导体鳍上/中的相应源极/漏极之间延伸，其中相应的栅极堆叠设置在半导体鳍的沟道上并围绕半导体鳍的沟道(即非平面晶体管是finfet)。器件层dl的各种晶体管可以根据设计要求被配置为平面晶体管或非平面晶体管。
23.多层互连mli电连接器件层dl的器件(例如，晶体管t)、器件层 dl的组件、多层互连mli内的器件(例如，存储器件)、多层互连mli 的组件、或其组合，使得各种器件和/或组件可以按照器件10的设计要求进行操作。多层互连mli包括被配置为形成互连(布线)结构的电介质层 (通常描绘为绝缘层50)和导电层(例如，由导电线、导电过孔、导电接触件、或其组合形成的图案化金属层)的组合。导电层形成垂直互连结构，例如，器件级接触件和/或过孔，其连接多层互连mli的不同层/级 (或不同平面)中的水平互连结构，例如，导电线。在一些实施例中，互连结构在器件层dl和/或多层互连mli的器件和/或组件之间路由电信号。在一些实施例中，互连结构将电信号(例如，时钟信号、电压信号和/ 或接地信号)分配给器件层dl和/或多层互连mli的器件和/或器件组件。
24.在图1中，多层互连mli包括器件级接触件层(co级)、器件级过孔层(vg/vd级)、金属零层(m0级)、过孔零层(v0级)、金属一层 (m1级)、过孔一层(v1级)、金属二层(m2级)、过孔二层(v2 级)、金属三层(m3级)，以此类推，直至过孔(x-1)层(v(x-1) 级)和金属x层(mx级)。x是大于或等于1的整数。多层互连mli的每一级包括设置在相应的绝缘层(例如，层间电介质(ild)层和/或接触蚀刻停止层(cesl))中的相应的导电层(例如，导电线、导电过孔、导电接触件、或其组合)。例如，co级包括绝缘层50的在其中设置源极/ 漏极接触件md的一部分。vg/vd级包括绝缘层50的在其中设置栅极过孔vg、源极/漏极过孔vd和对接接触件的
一部分，其中对接接触件连接相应的栅极堆叠30和相应的源极/漏极接触件md(并因此连接相应的源极/漏极40)。m0级包括绝缘层50的在其中设置m0线的一部分，其中栅极过孔vg将栅极堆叠30连接到m0线，源极/漏极过孔vd将源极/漏极接触件md连接到m0线，并且对接接触件将源极/漏极接触件md和栅极堆叠30连接到m0线。v0级包括绝缘层50的在其中设置v0过孔的一部分，其中v0过孔将m0线连接到m1线。m1级包括绝缘层50的在其中设置m1线的一部分。v1级包括绝缘层50的在其中设置v1过孔的一部分，其中v1过孔将m1线连接到m2线。m2级包括绝缘层50的在其中设置m2线的一部分。v2级包括绝缘层50的在其中设置v2过孔的一部分，其中v2过孔将m2线连接到m3线。m3级包括绝缘层50的在其中设置 m3线的一部分。v(x-1)极包括绝缘层50的在其中设置v(x-1)过孔的一部分，其中v(x-1)过孔将m(x-1)线(未描绘)连接到mx线。 mx层包括绝缘层50的在其中设置mx线的一部分。本公开设想多层互连 mli具有比所描绘的更多或更少的层和/或级。在一些实施例中，位于多层互连mli的同一极的导电特征(例如，m1层的m1线)被同时形成。在一些实施例中，位于多层互连mli的同一级的导电特征具有基本彼此平坦的顶表面和/或基本彼此平坦的底表面。
25.图2a-图2i是根据本公开的实施例的互连结构100a在其各个制造阶段的部分或整体的局部示意截面图。为清楚起见，图2a-图2i已经被简化以便更好地理解本公开的发明概念。可以在互连结构100中添加额外的特征，并且可以在互连结构100的其他实施例中替换、修改或消除下面描述的一些特征。
26.转到图2a，描绘了具有设置在其上的mli 105的器件层102。器件层 102可以类似于图1的器件层dl，并且mli 105可以类似于图1的多层互连mli。mli 105包括y布线层(标记为my层)，y为大于或等于0的整数。my层包括设置在电介质层中的图案化导电层(即以所需图案排列的一组导电线)。my层的一部分在图2a中描绘，例如，具有设置在其中的导电线115的ild层110。ild层110包括电介质材料，例如，氧化硅、正硅酸四乙酯(teos)氧化物、磷硅酸盐玻璃(psg)、掺杂硼的硅酸盐玻璃(bsg)、掺杂硼的psg(bpsg)、低k电介质材料(具有例如小于氧化硅的介电常数的介电常数(例如，k《3.9))、其他合适的电介质材料、或其组合。示例性低k电介质材料包括氟硅酸盐玻璃(fsg)、掺杂碳的氧化物、black diamond(加利福尼亚州，圣克拉拉，应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯 (bcb)、silk(密歇根州，米德兰，陶氏化学)、聚酰亚胺、其他低k 电介质材料、或其组合。在一些实施例中，ild层110包括低k电介质材料(例如，掺杂碳的氧化物)或极低k电介质材料(例如，k≤2.5)(例如，多孔掺杂碳的氧化物)。在一些实施例中，my层的电介质层还包括位于ild层110和器件层102之间的cesl。导电线115还可以设置在 cesl中和/或延伸穿过cesl。cesl包括与ild层110的材料不同的材料，例如，与ild层110的电介质材料不同的电介质材料。例如，在ild 层110是包括硅和氧的低k电介质层(例如，sicoh、sio
x
、或其他含硅和氧的材料)的情况下，cesl可以包括硅和氮和/或碳(例如，sin、 sicn、sicon、sion、sic和/或sico)。本公开进一步设想ild层110 和/或cesl具有多层结构和/或多种电介质材料。
27.在一些实施例中，导电线115包括金属材料，包括铝、铜、钛、钽、钨、钌、钼、钴、铱、钯、铂、镍、锡、金、银、其他合适的金属、其合金、其硅化物、或其组合。在一些实施例中，导电线115包括导电非金属材料，例如，石墨。导电线115可以包括体金属层(也称为金属填充层、导电插塞和金属插塞)、阻挡层、粘附层、其他合适的层、或其组合。例如，导电线115包括金属插塞以及设置在金属插塞和ild层110(和/或 cesl)之间的阻挡层。金属插塞可以是铜插
塞或钨插塞。阻挡层可以包括钛、钽、钨、钌、钼、钴、铝、铜、铱、钯、铂、镍、锡、金、银、其他合适的金属、其合金(例如，tin和/或tan)、其硅化物、其他合适的阻挡材料(例如，可以防止金属成分和/或其他成分从导电线115扩散到电介质层中的材料)、或其组合。
28.在图2a中，制造包括在my层之上形成mli 105的y过孔层(标记为vy层)。vy层将包括设置在电介质层中的图案化过孔层(即以所需图案排列的一组过孔)，并且图案化过孔层将my层电连接和/或实体连接到上层布线层。在一些实施例中，vy层如下形成：在my层之上沉积 cesl 118、在cesl 118之上沉积ild层120、以及图案化ild层120和 cesl 118以在其中形成过孔开口122，过孔开口122暴露my层的导电特征，例如，导电线115(即下层导电特征)。在所描绘的实施例中，过孔开口122穿过ild层120和cesl 118延伸到导电线115，过孔开口122具有由ild层120和cesl 118形成的侧壁，并且过孔开口122具有由导电线115形成的底部。过孔开口122具有矩形形状，并且过孔开口122的宽度w1沿x方向。在所描绘的实施例中，宽度w1小于或等于导电线115 沿x方向的宽度。在一些实施例中，宽度w1为约8nm至约12nm。在一些实施例中，过孔开口122具有其他形状，例如，梯形形状。
29.ild层120包括电介质材料，例如，以上参考ild层110描述的电介质材料，并且cesl 118包括与ild层120的电介质材料不同的电介质材料，例如，以上参考my层的cesl描述的电介质材料。例如，ild层 120是包括硅和氧的低k电介质层(例如，sicoh、sio
x
、或其他包含硅和氧的材料)，并且cesl 118包括硅和氮和/或碳(例如，sin、sicn、 sicon、sion、sic或sico)。ild层120和/或cesl 118通过下列项沉积：化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积 (ald)、可流动cvd(fcvd)、高密度等离子体cvd (hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd (rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、大气压cvd(apcvd)、等离子体增强ald (peald)、其他合适的方法、或其组合。在一些实施例中，cesl 118 通过cvd形成在my层之上，并且ild层120通过fcvd或hpcvd形成在cesl 118之上。可以在沉积ild层120和/或cesl 118之后执行 cmp工艺和/或其他平坦化工艺，以提供具有基本上平坦的顶表面的ild 层120和/或cesl 118。
30.在一些实施例中，形成过孔开口122包括执行光刻工艺以在ild层 120之上形成图案化掩模层(其中具有与导电线115交叠的开口)，以及执行蚀刻工艺以将图案化掩模层中限定的图案转移到ild层120和cesl 118。光刻工艺可以包括在ild层120上形成抗蚀剂层(例如，通过旋涂)，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺中，抗蚀剂层暴露于辐射能量(例如，紫外(uv)光、深紫外(duv)光或极紫外(euv)光)，其中掩模阻挡、透射、反射、或其组合对抗蚀剂层的辐射，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或euv掩模)，使得图像被投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺中溶解，取决于抗蚀剂层的特性以及在显影工艺中使用的显影溶液的特性。在显影之后，图案化抗蚀剂层包括与掩模相对应的抗蚀剂图案(其中具有与导电线115交叠的开口)。
31.在一些实施例中，图案化抗蚀剂层是图案化掩模层，并且图案化抗蚀剂层在蚀刻工艺期间用作蚀刻掩模以去除ild层120和/或cesl 118的暴露部分，从而形成过孔开口122。在一些实施例中，掩模层在形成图案化抗蚀剂层之前被沉积在ild层120之上。在这样的实施例中，图案化抗蚀剂层形成在掩模层之上，图案化抗蚀剂层用作蚀刻掩模以图案化
掩模层，并且图案化掩模层然后用作蚀刻掩模以去除ild层120和/或cesl 118的暴露部分，从而形成过孔开口122。蚀刻工艺可以包括干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(rie)。在一些实施例中，蚀刻工艺是多步骤工艺，例如，用于去除ild层120的第一蚀刻步骤和用于去除cesl 118的第二蚀刻步骤。在一些实施例中，蚀刻工艺去除图案化抗蚀剂层和/或图案化掩模层。在一些实施例中，在蚀刻工艺之后，图案化抗蚀剂层和/或图案化掩模层通过合适的工艺去除，例如，抗蚀剂剥离工艺。
32.转到图2b，通过自下而上沉积工艺在过孔开口122中形成过孔124。过孔124包括钨、钌、钼、钴、铜、铝、钛、钽、铱、钯、铂、镍、锡、金、银、其他合适的金属、其他合适的导电材料、其合金、其硅化物、或其组合。过孔124是无阻挡过孔，其通常是指在其导电插塞和其周围的电介质层和/或下层导电特征之间不具有含金属阻挡层/衬垫的过孔。例如，过孔124包括沿x方向具有宽度w2的导电插塞125。在一些实施例中，宽度w2为约8nm至约12nm。在所描绘的实施例中，宽度w2等于宽度 w1。导电插塞125直接接触和/或实体接触vy层的电介质层(例如，ild 层120和cesl 118)和my层的下层导电特征(例如，导电线115)。在图2b中，在导电插塞125和ild层120、导电插塞125和cesl 118、或导电插塞125和导电线115之间没有含金属阻挡层。导电插塞125因此可以直接接触导电线115的导电插塞。在一些实施例中，过孔124可以是部分无阻挡的，例如，在含金属阻挡层位于导电插塞125的一部分和电介质层之间的情况下。例如，过孔124可以包括位于导电插塞125的上部的侧壁和ild层120之间的含金属阻挡层。在另一示例中，过孔124可以包括位于导电插塞125的底部和导电线115之间的含金属基底(种子)层。
33.通过执行自下而上沉积工艺以用导电材料填充过孔开口122来形成导电插塞125。自下而上沉积工艺一般是指从下往上填充开口的沉积工艺(也称为开口的自下而上填充)。在一些实施例中，自下而上沉积工艺是选择性cvd或选择性pvd，其中选择性cvd或选择性ald的参数被调整以选择性地从导电线115生长导电材料，并限制(或防止)从ild层 120和/或cesl 118生长导电材料。可以调整的沉积参数包括沉积前体 (例如，金属前体和/或反应物)、沉积前体流速、沉积温度、沉积时间、沉积压力、源功率、射频(rf)偏置电压、rf偏置功率、其他合适的沉积参数、或其组合。在一些实施例中，使用载气将金属前体和/或反应物输送到处理室。载气可以是惰性气体，例如，含氩气体、含氦气体、含氙气体、其他合适的惰性气体、或其组合。在一些实施例中，执行多个cvd 循环或ald循环以形成导电插塞125。在一些实施例中，自下而上沉积工艺包括多个沉积/蚀刻循环，每个循环可以包括沉积导电材料(例如，钨、钌或钼)并依次回蚀导电材料。替代地，在一些实施例中，导电插塞125 如下形成：在ild层120之上毯式(blanket)沉积导电材料，导电材料填充过孔开口122(不一定以自下而上的方式)，并且平坦化和/或回蚀导电材料。在这样的实施例中，导电材料可以通过pvd来毯式沉积。在一些实施例中，平坦化和/或回蚀去除沉积在ild层220的顶表面之上和/或延伸高于ild层220的顶表面的导电材料。
34.在一些实施例中，导电插塞125是钨插塞，并且选择性cvd或选择性ald的参数被调整以选择性地生长钨。在这样的实施例中，选择性 cvd或选择性ald包括将含钨前体(例如，wf6和/或wcl5)和反应物前体(例如，h2)流入处理室。在一些实施例中，导电插塞125是钌插塞，并且选择性cvd或选择性ald的参数被调整以选择性地生长钌。在这样的实施例中，选择
性cvd包括将含钌前体(例如，ru(cp)(co)2et、 ru(cp)2、ru(etcp)2、chorus、或其组合)和反应物前体(例如，h2、nh3、o2、n2、或其组合)流入处理室。在一些实施例中，导电插塞125 是钼插塞，并且选择性cvd或选择性ald的参数被调整以选择性地生长钼。在这样的实施例中，选择性cvd包括将含钼前体(例如，mocl5、 mocpo2ch3、基于羰基钼的前体、或其组合)和反应物前体(例如，h2、 nh3、o2、或其组合)流入处理室。
35.在一些实施例中，在自下而上沉积工艺之后执行平坦化工艺，例如， cmp工艺。cmp工艺去除过孔124的延伸高于ild层120的顶表面的任何导电材料和/或自下而上沉积工艺期间可能形成在ild层120的顶表面上的任何导电材料。ild层120可以用作cmp停止层，并且执行cmp工艺直到到达并暴露ild层120为止。cmp工艺可以平坦化ild层120的顶表面和导电插塞125的顶表面。在一些实施例中，ild层120的顶表面和导电插塞125的顶表面在cmp工艺之后基本上是平坦的。
36.用于形成导电插塞125的工艺取决于导电线115的暴露表面的成分，该暴露表面提供在其上沉积导电插塞125和/或从其生长导电插塞125的沉积表面和/或生长表面。例如，在导电线115包括石墨插塞的情况下，导电线115的暴露表面是石墨表面。在这样的实施例中，过孔开口122的底表面由石墨表面提供，并且金属材料(例如，钨、钌、钼、其他合适的金属、其合金、或其组合)难以通过选择性cvd直接生长在石墨表面上/从石墨表面生长。因此，为了促进导电插塞125的自下而上生长，在执行自下而上沉积工艺之前在石墨表面之上形成种子层。参考图3a-图3c描绘和描述了这样的工艺，其中导电线115的被过孔开口122暴露的顶表面为石墨表面。
37.在图3a中，制造包括通过pvd在ild层120之上毯式沉积导电层 125a。导电层125a具有厚度t1并部分地填充过孔开口122。在一些实施例中，厚度t1为约至约。导电层125a与过孔开口122共形，使得导电层125a内衬于过孔开口122的侧壁和底部。导电线125a为大致 u形，并且导电线125a具有基本均匀的厚度。例如，导电线125a设置在 ild层120和cesl 118的形成过孔开口122的侧壁的部分上以及导电线 115的形成过孔开口122的底部的顶表面上。导电线125a还设置在ild 层120的顶表面上。在一些实施例中，导电层125a可以通过另一沉积工艺而毯式沉积在ild层120之上。
38.在图3b中，制造包括回蚀导电层125a以减小导电层125a的厚度。例如，在回蚀之后，导电层125a的厚度t2小于厚度t1。在一些实施例中，厚度t2为约至约。厚度t2可以小于、大于或等于cesl 118的厚度。在所描绘的实施例中，回蚀从ic器件100的垂直定向表面去除导电层125a，例如，ild层120和/或cesl 118的侧壁(其形成过孔开口122的侧壁)，但不从ic器件100的水平定向(横向)表面去除，例如，ild层120的顶表面和导电线115的顶表面。回蚀是干法蚀刻、湿法蚀刻、其他合适的蚀刻工艺、或其组合。在一些实施例中，回蚀是各向异性蚀刻。在一些实施例中，回蚀沿z方向(例如，垂直)去除材料，而沿 x方向和/或y方向(例如，横向)不去除或最低限度地去除材料。
39.在图3c中，制造包括执行自下而上沉积工艺(例如，如本文所述的选择性cvd)以形成填充过孔开口122的剩余部分的导电材料，并对导电材料执行平坦化工艺(例如，cmp工艺)，从而形成导电层125b。导电层125a用作自下而上沉积工艺的种子层，并且自下而上沉积工艺(例如，选择性cvd或选择性ald)的参数被调整以选择性地从导电层125a 生长导电材料，并限制(或防止)从ild层120和/或cesl 118生长导电材料。cmp工艺从ild层120的顶
表面之上去除导电层125b和导电层 125a，以及过孔124的延伸高于ild的顶表面的任何导电材料。ild层 120可以用作cmp停止层，并且执行cmp工艺直到到达并暴露ild层 120为止。cmp工艺可以平坦化ild层120的顶表面和导电层125b的顶表面。在一些实施例中，ild层120的顶表面和导电插塞125(即导电层 125b)的顶表面在cmp工艺之后基本上是平坦的。
40.导电层125b和导电层125a(即种子层)组合形成导电插塞125，并且导电层125a位于导电层125b和导电线115之间。由于从过孔开口122 的侧壁去除导电层125a，导电插塞125的侧壁由导电层125b和导电层 125a形成。导电层125b实体接触和/或直接地接触ild层120和/或cesl 118。导电层125a实体接触和/或直接接触导电线115、cesl 118和/或ild层120。在所描绘的实施例中，导电层125b和导电层125a包括相同的材料，例如，钨、钌、钼、其他合适的金属、其合金、或其组合。例如，导电插塞125是钌插塞，并且导电层125a和导电层125b是钌层。在另一示例中，导电插塞125是钨插塞，并且导电层125a和导电层125b是钨层。在另一示例中，导电插塞125是钼插塞，并且导电层125a和导电层125b是钼层。在图3a-图3c中，由于导电插塞125是通过两步沉积工艺(例如，pvd然后cvd)形成的，可以在导电层125a和导电层125b 之间形成界面126。这样的界面126可以忽略不计(即无法区分)。在一些实施例中，导电层125b和导电层125a包括相同的材料但不同的成分 (例如，相同的组分但不同的组分原子百分比)。在一些实施例中，导电层125b和导电层125a包括不同的材料。
41.在图2c中，在vy层之上形成石墨层130。石墨层130沿z方向具有厚度t3。在一些实施例中，厚度t3为约至约。石墨层130 是含碳层(通常称为碳层)并且是导电的。换言之，石墨层130是导电非金属层。例如，石墨层130包括以蜂窝晶格结构和/或六角晶格结构排列的碳原子。在一些实施例中，石墨层130可以是单个石墨(石墨烯)层(即以蜂窝晶格结构和/或六方晶格结构排列的碳原子(例如，sp2键合碳原子)的原子层)。在一些实施例中，石墨层130包括多个石墨/石墨烯层。石墨层130可以包括其他非金属成分。
42.石墨层130直接形成在vy层上(并因此在电介质衬底(即ild层 120)上)。在一些实施例中，石墨层130通过水辅助cvd而形成在vy 层上，例如，《water-assisted rapid growth of monolayer graphene filmson sio2/si substrates(单层石墨烯膜在sio2/si衬底上的水辅助快速生长)》，carbon 148，241-248(2019)中所述，作者为wei,s.等。在这样的实施例中，将含碳前体(例如，ch4)、载气(例如，h2和/或ar)和水蒸气引入cvd处理室。还可以将含氧前体引入cvd工艺室，以促进含碳前体的分解和/或促进碳原子附着到ild层120和/或在其上形成的石墨烯层。可以调整沉积参数以优化石墨烯生长/沉积，包括沉积前体、沉积前体流速、沉积温度、沉积时间、沉积压力、源功率、rf偏置电压、rf偏置功率、其他合适的沉积参数、或其组合。在一些实施例中，石墨层130 使用固-液-固反应而形成在vy层上，例如，《transfer free graphenegrowth on sio
2 substrate at 250℃(250℃下sio2衬底上的无转移石墨烯生长)》，scientific reports 7，43756(2017)中所述，作者为 vishwakarma，r.等。在这样的实施例中，形成石墨层130可以包括在vy 层之上形成无定形碳层(例如，碳源)，在无定形碳层之上形成催化剂层 (例如，锡(sn)层)，以及对无定形碳层和催化剂层进行退火。催化剂层中的催化剂(例如，sn)和无定形碳层中的碳在退火期间移动，这产生石墨化(即在催化剂层和vy层(例如，ild层120)之间以及催化剂层之上形成石墨烯)。在退火之后去除催化剂层和任何剩余的无定形碳层。可以实施脉冲层沉积(pld)技术以形成无定形碳层和催化剂层。在一些实施例中，石墨层130通过其他无转移石墨烯生长/
沉积方法而形成在vy 层上。在一些实施例中，石墨层130通过基于石墨烯转移的方法而形成在 vy层上，该方法通常涉及例如通过cvd在生长/沉积衬底(例如，金属衬底)上生长/沉积石墨/石墨烯层，然后将石墨/石墨烯层转移到另一衬底 (例如，电介质衬底，如ild层120)。
43.在图2d中，在石墨层130之上形成掩模层135，以及在掩模层135之上形成图案化抗蚀剂层138。掩模层135包括可以在随后的蚀刻工艺期间提供掩模层135和石墨层130之间的蚀刻选择性的材料。在所描绘的实施例中，掩模层135是包括硅、氧、氮、其他合适的电介质成分、或其组合的电介质层。例如，掩模层135包括硅和氧。掩模层135通过cvd、 pvd、ald、fcvd、hdpcvd、mocvd、rpcvd、pecvd、 lpcvd、alcvd、apcvd、peald、其他合适的方法、或其组合而形成在石墨层130之上。在一些实施例中，掩模层135是通过pecvd而形成在石墨层130之上的氧化硅层，例如，sio
x
层。掩模层135可以具有促进如本文所述的对石墨层130的图案化的任何数量的材料、成分、层、或其组合。
44.图案化抗蚀剂层138通过如本文所述的光刻工艺形成在掩模层135之上。光刻工艺可以包括在掩模层135之上形成抗蚀剂层、执行曝光前烘烤工艺、使用掩模执行曝光工艺、执行曝光后烘烤工艺、以及执行显影工艺。在曝光工艺中，抗蚀剂层暴露于辐射能量，其中掩模阻挡、透射和/或反射对抗蚀剂层的辐射，取决于掩模的掩模图案和/或掩模类型，使得图像被投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺中溶解，取决于抗蚀剂层的特性以及在显影工艺中使用的显影溶液的特性。
45.在显影之后，图案化抗蚀剂层138具有与掩模对应的抗蚀剂图案。抗蚀剂图案对应于并限定将在m(y+1)层形成中的导电线图案(也称为布线图案)。例如，图案化抗蚀剂层138包括抗蚀剂特征138a和抗蚀剂特征138b，它们对应于并限定将在m(y+1)层中形成的导电线的位置和/ 或尺寸。图案化抗蚀剂层138中的开口(例如，抗蚀剂特征138a和抗蚀剂特征138b之间的开口)可以对应于并限定将在m(y+1)层中形成的导电线的间隔。在图2d中，抗蚀剂特征138a和抗蚀剂特征138b具有宽度w3，以及抗蚀剂特征138a和抗蚀剂特征138b之间的间隔s1。间隔 s1对应于图案化抗蚀剂层138中的开口沿x方向的宽度。在一些实施例中，图案化抗蚀剂层138限定导电线图案的间距。在一些实施例中，导电线图案的间距通常是指其导电线的宽度以及其直接相邻的导电线之间的间隔的总和(例如，间距＝宽度w3+间隔s1)(即直接相邻的导电线的边缘之间的横向距离)。在一些实施例中，导电线图案的间距被定义为直接相邻的导电线的中心之间的横向距离。在一些实施例中，导电线图案的宽度、间隔和/或间距是最小宽度、最小间隔和/或最小间距，它们通常是指可以使用制造工艺在晶圆上制造的最小尺寸。例如，导电线图案的最小间距是相隔最小间隔的两个最小宽度导电线的中心或边缘之间的横向距离。
46.在图2e中，使用图案化抗蚀剂层138作为图案化(蚀刻)掩模来图案化掩模层135。例如，掩模蚀刻140去除掩模层135的未被图案化抗蚀剂层138覆盖的部分(即掩模层135的暴露部分)。在掩模蚀刻140之后，掩模特征135a和掩模特征135b分别保留在抗蚀剂特征138a和抗蚀剂特征138b下方。掩模特征135a和掩模特征135b统称为图案化掩模层135’。在所描绘的实施例中，掩模特征135a和掩模特征135b具有渐缩侧壁，使得掩模特征135a和掩模特征135b沿x方向的宽度从其顶部(与图案化抗蚀剂层138交界)到其底部(与石墨层130
交界)增加。例如，宽度沿着掩模特征135a和掩模特征135b的厚度从其顶部处的约宽度w3增加到其底部处的大于宽度w3的宽度。在这样的实施例中，掩模特征135a 和掩模特征135b具有梯形轮廓。在一些实施例中，宽度从顶部到底部减小。在一些实施例中，掩模特征135a和掩模特征135b具有基本垂直的侧壁，使得掩模特征135a和掩模特征135b的宽度从其顶部到底部基本一致。例如，掩模特征135a和掩模特征135b的宽度约为宽度w3。在这样的实施例中，掩模特征135a和掩模特征135b具有矩形轮廓。
47.相对于图案化抗蚀剂层138和石墨层130，掩模蚀刻140选择性地去除掩模层135。换言之，掩模蚀刻140去除掩模层135，而最小程度地去除至不去除图案化抗蚀剂层138和/或石墨层130。例如，针对掩模蚀刻 140选择蚀刻剂，该蚀刻剂以高于抗蚀剂(即图案化抗蚀剂层138)和石墨(即石墨层130)的速率来蚀刻氧化硅(即掩模层135)(即蚀刻剂对氧化硅具有高蚀刻选择性)。在一些实施例中，蚀刻剂对掩模层135的相比于石墨层130的蚀刻选择性大于蚀刻剂对掩模层135的相比于图案化抗蚀剂层138的蚀刻选择性。在这样的实施例中，掩模蚀刻140可以部分蚀刻图案化抗蚀剂层138，例如，减小抗蚀剂特征138a和/或抗蚀剂特征 138b沿z方向的厚度。掩模蚀刻140是干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合。在一些实施例中，掩模蚀刻140是实施稀释氢氟酸 (dhf)溶液的湿法蚀刻，并且dhf溶液去除掩模层135的暴露部分。 dhf溶液的成分浓度、蚀刻温度、蚀刻时间(即包括互连结构100a的工件浸没在蚀刻溶液中多长时间)、其他湿法蚀刻参数、或其组合被调整以实现期望的蚀刻选择性。
48.在图2f中，使用图案化掩模层135’作为图案化(蚀刻)掩模来图案化石墨层130。例如，石墨蚀刻145去除石墨层130的未被图案化掩模层 135’覆盖的部分(即石墨层130的暴露部分)。在石墨蚀刻145之后，石墨插塞130a和石墨插塞130b分别保留在掩模特征135a和掩模特征135b 下方。石墨插塞130a和石墨插塞130b统称为图案化石墨层130’。vy层的顶表面(即ild层120的顶表面或过孔124的顶表面)与图案化石墨层 130’的石墨插塞的侧壁之间具有角度θ。在一些实施例中，角度θ为约85
°
至约90
°
。例如，在图2f中，石墨插塞130a和石墨插塞130b具有渐缩侧壁，并且角度θ小于90
°
。在这样的实施例中，石墨插塞130a和石墨插塞130b具有梯形轮廓，并且石墨插塞130a和石墨插塞130b沿x方向的宽度从其顶部(与图案化掩模层135交界)处的宽度w4增加到其底部 (与vy层交界)处的宽度w5。在一些实施例中，图案化抗蚀剂层138 的抗蚀剂特征的宽度(例如，宽度w3)被设计为考虑在掩模层135和/或石墨层130的蚀刻期间可能发生的侧壁的渐缩(并因此增加宽度)。例如，抗蚀剂特征的宽度被配置为小于石墨插塞130a和石墨插塞130b的期望宽度。在一些实施例中，宽度w4为约8.5nm至约12nm。在一些实施例中，宽度w5为约8.5nm至约12nm。在一些实施例中，宽度从顶部到底部减小。在一些实施例中，石墨插塞130a和石墨插塞130b具有基本垂直的侧壁，并且角度θ为约90
°
。在这样的实施例中，石墨插塞130a和石墨插塞130b的宽度从顶部到底部基本一致。例如，石墨插塞130a和石墨插塞130b的宽度从顶部到底部约为宽度w4。在这样的实施例中，石墨插塞130a和石墨插塞130b具有矩形轮廓。
49.相对于图案化掩模层135’和ild层120，石墨蚀刻145选择性地去除石墨层130。换言之，石墨蚀刻145去除石墨层130，而最小程度地去除至不去除图案化掩模层135’和/或ild层120。例如，针对石墨蚀刻145选择蚀刻剂，该蚀刻剂以高于电介质材料(即图案化掩模层135’和ild层 120)的速率来蚀刻石墨(即石墨层130)(即蚀刻剂对石墨具有高蚀刻选择
性)。在一些实施例中，蚀刻剂对石墨层130的相比于ild层120的蚀刻选择性大于蚀刻剂对石墨层130的相比于图案化掩模层135’的蚀刻选择性。在这样的实施例中，石墨蚀刻145可以部分蚀刻图案化掩模层135’，例如，减小掩模特征135a和/或掩模特征135b沿z方向的厚度。石墨蚀刻145是干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合。
50.在一些实施例中，石墨蚀刻145是使用含氧等离子体(例如，o2等离子体蚀刻剂)的干法蚀刻。例如，将含氧气体(例如，o2)流入蚀刻室，对含氧气体(例如，o2)施加功率以产生含氧等离子体，并且等离子体激发的含氧物质(即离子化的含活性氧气体)被引导至石墨层130。可以使用载气(例如，含氩气体)来输送含氧气体和/或其他蚀刻气体。在一些实施例中，等离子体蚀刻是反应离子蚀刻(rie)。可以调整石墨蚀刻145 的各种参数以实现对石墨层130的选择性蚀刻，例如，蚀刻气体成分、载气成分、蚀刻气体流速、载气流速、蚀刻时间、蚀刻压力、蚀刻温度、源功率、射频(rf)偏置电压、直流(dc)偏置电压、rf偏置功率、dc 偏置功率、其他合适的蚀刻参数、或其组合。石墨蚀刻145可以实施其他蚀刻气体和/或载气。
51.在图2g中，在图案化掩模层135’、图案化石墨层130’和ild层120 之上形成间隔件层150’。例如，间隔件层150’沿着掩模特征135a和掩模特征135b的侧壁、掩模特征135a和掩模特征135b的顶部、石墨插塞 130a和石墨插塞130b的侧壁、以及ild层120的顶表面设置。间隔件层 150’具有沿着掩模特征135a和掩模特征135b的顶部、掩模特征135a和掩模特征135b的侧壁、石墨插塞130a和石墨插塞130b的侧壁、以及 ild层120的顶表面基本上均匀的厚度t4。在一些实施例中，厚度t4为约1nm至约2.5nm。
52.间隔件层150’包括电绝缘材料。例如，间隔件层150’是包括硅、氧、氮、碳、其他合适的电介质成分、或其组合的电介质层。间隔件层150’的电介质材料不同于互连结构100a的ild层(例如，ild层120)的电介质材料。例如，间隔件层150’和互连结构100a的ild层(例如，ild层 120和随后形成的ild层)可以包括具有硅和氧但具有不同的介电常数的电介质材料。在一些实施例中，间隔件层150’是具有第一介电常数的含硅和氧的层(例如，具有约3.7至约3.9的介电常数的sio
x
层，如sio2层)，而ild层(例如，ild层120)是具有小于第一介电常数的第二介电常数(例如，小于3.7的介电常数)的含硅和氧的层。在所描绘的实施例中，间隔件层150’和图案化掩模层135’包括相同的材料(例如，它们都是sio
x
层)。在一些实施例中，间隔件层150’和图案化掩模层135’包括不同的材料。在一些实施例中，间隔件层150’包括金属和氧。例如，间隔件层150’是金属氧化物层。间隔件层150’可以具有能够促进绝缘和电阻降低相关的(一个或多个)石墨插塞和/或能够保护(一个或多个)石墨插塞在ild层(例如，通过pecvd)的沉积期间免受损坏的任何数量的材料、成分、层或其组合。间隔件层150’由cvd、pvd、ald、fcvd、 hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、 peald、其他方法、或其组合形成。
53.在图2h中，在间隔件层150’之上形成电介质材料160’。电介质材料 160’和间隔件层150’填充图案化石墨层130’的石墨插塞之间的空间，例如，石墨插塞130a和石墨插塞130b之间的空间。电介质材料160’沿z方向的厚度大于间隔件层150’的厚度、石墨插塞130a/石墨插塞130b的厚度(高度)、以及掩模特征135a/掩模特征135b的厚度(高度)之和。电介质材料160’可以是以上参考ild层110和/或ild层120描述的材料之一。在所描绘的实施例中，电介质材料160’是低k电介质材料。例如，电介质材料160’包括硅、氧、碳、氮、其他电介质成分、或其组合，并且被调整/配置为表现出小于约3.9的介电常数。在一些实施例
中，电介质材料 160’是elk电介质材料，例如，多孔氧化硅、碳化硅、掺杂碳的氧化物 (例如，具有例如si-ch3键的sicoh基材料)、或被配置为具有小于约 2.5的介电常数的其他材料。在一些实施例中，电介质材料160’由 hdpcvd形成。在一些实施例中，电介质材料160’由fcvd形成。在一些实施例中，电介质材料160’由高纵横比沉积工艺(harp)形成。在一些实施例中，电介质材料160’由cvd、pvd、ald、mocvd、 rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、其他合适的方法、或其组合形成。
54.在图2i中，对电介质材料160’执行cmp工艺和/或其他平坦化工艺。执行cmp工艺直到到达并暴露石墨插塞130a和/或石墨插塞130b为止。 cmp工艺因此从图案化石墨层130’的顶表面之上去除电介质材料160’的部分、间隔件层150’的部分、以及图案化掩模层135’(例如，掩模特征 135a和掩模特征135b)。间隔件层150’的剩余部分形成间隔件150，并且电介质材料160’的剩余部分形成具有嵌入在其中的图案化石墨层130’和间隔件150的ild层160。间隔件150具有部分150a和部分150b。部分 150a沿着石墨插塞130a的侧壁和石墨插塞130b的侧壁。部分150b沿着 ild层120的顶表面。在一些实施例中，部分150b连接沿着直接相邻的石墨插塞的侧壁的部分150a。例如，部分150b之一连接沿着石墨插塞 130a的右侧壁的相应部分150a和沿着石墨插塞130b的左侧壁的相应部分150a。在这样的示例中，间隔件150具有u形轮廓并围绕ild层160 的一部分。图案化石墨层130’可以用作cmp停止层。cmp工艺可以平坦化ild层160的顶表面、其中的导电线(例如，石墨插塞130a和石墨插塞130b)的顶表面、以及间隔件150的顶表面(例如，间隔件150a的顶表面)。在一些实施例中，ild层160的顶表面、石墨插塞130a的顶表面、石墨插塞130b的顶表面和间隔件150的顶表面在cmp工艺之后基本上是平面的。在一些实施例中，在cmp之后执行退火工艺以进一步固化和/或致密ild层160。
55.在一些实施例中，替代利用平坦化工艺去除图案化掩模层135’，在石墨蚀刻145之后并且在形成间隔件层150’之前去除图案化掩模层135’。在这样的实施例中，通过干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合去除图案化掩模层135’。例如，图案化掩模层135’(或其剩余部分，例如在石墨蚀刻145部分地去除图案化掩模层135’的实施例中)通过实施dhf 溶液的湿法蚀刻来去除。
56.在图2c-图2i中，mli 105的(y+1)布线层(表示为m(y+1) 层)形成在vy层之上。m(y+1)层包括设置在电介质层(例如，ild 层160)中的图案化导电层(即以期望图案布置的导电线162，例如，导电线162a和导电线162b)。vy层将m(y+1)层电连接和/或实体连接到my层(即导电线162通过(一个或多个)过孔124连接到(一个或多个)导电线115)。导电线162是无障碍的。例如，导电线162a包括石墨插塞130a，石墨插塞130a的底部直接接触和/或实体接触电介质层和vy 层的下层导电特征(例如，分别为ild层120和导电插塞125)，并且石墨插塞130a的侧壁直接接触和/或实体接触间隔件150。在一些实施例中，在石墨插塞130a和导电插塞125之间、石墨插塞130a和ild层120 之间、或石墨插塞130a和间隔件150之间没有含金属阻挡层/衬垫。类似地，导电线162b包括石墨插塞130b，石墨插塞130b的底部直接接触和/ 或实体接触电介质层和vy层的下层导电特征(例如，ild层120和未在图2i的横截面图中示出的vy层的导电插塞)，并且石墨插塞130b的侧壁直接接触和/或实体接触间隔件150。在石墨插塞130b和ild层120之间、石墨插塞130b和下层导电插塞之间、或石墨插塞130b和间隔件150 之间没有含金属阻挡层。
57.在图2i中，导电线162a(即石墨插塞130a)和过孔124(即导电插塞125)形成无障碍的m(y+1)/vy互连结构。在一些实施例中，消除石墨插塞130a与其周围电介质层(例如，间隔件150和/或ild层160) 之间的阻挡/衬垫、以及导电插塞125与其周围电介质层(例如，ild层 120和/或cesl 118)之间的阻挡/衬垫增加了m(y+1)/vy互连结构的导电插塞的体积，从而与具有阻挡/衬垫的互连结构相比，提高了其导电性。在一些实施例中，从m(y+1)/vy互连结构中消除阻挡/衬垫还消除了金属-衬垫界面，该金属-衬垫界面导致与互连结构的电阻率增加相关联的散射，例如，电子表面散射和/或晶界散射。例如，由于石墨可以直接形成在vy层上而不需要粘附层和/或扩散层，导电线162a不需要阻挡/衬垫，例如，金属氮化物阻挡/衬垫(例如，tin和/或tan)。因此，m (y+1)/vy互连结构不包括任何金属-衬垫界面，特别是不包括任何金属
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金属氮化物界面，这些界面已被观察到会导致不希望地增加互连结构的电阻率的电子散射。相反，m(y+1)/vy互连结构包括金属和导电非金属之间的界面(即石墨插塞130a/导电插塞125界面)以及各种金属-绝缘体界面，这些金属-绝缘体界面例如在石墨插塞130a和间隔件150之间、石墨插塞130和ild层120之间、导电插塞125和ild层120之间、以及导电插塞125和cesl 118之间。没有观察到金属-导电非金属界面和金属-绝缘体界面会引起与电阻率增加相关联的类型的散射。因此，与互连结构 100a相关联的电阻和rc延迟小于与具有阻挡/衬垫的传统互连结构相关联的电阻和/或rc延迟，并且具有互连结构100a的器件可以表现出提高的性能(例如，电信号的更快传播)。不同的实施例可能具有不同的优点，并且没有特定优点对于任何实施例是必需的。
58.布线层的导电特征(例如，m(y+1)层的导电线)和下层过孔层的导电特征(例如，vy层的过孔)通常通过双镶嵌工艺制造，其涉及同时沉积布线层的导电线和下层过孔层的过孔的导电材料。在这种情况下，传统的导电线和过孔共享导电插塞和/或阻挡层(并因此包括相同的材料)，而不是具有各自不同的导电插塞和/或阻挡层。相反，在所描绘的实施例中，m(y+1)层的导电线和vy层的过孔通过单镶嵌工艺制造，以提供可以降低接触电阻的无障碍互连结构(即具有无障碍过孔和无障碍石墨线的互连结构)。换言之，过孔124与导电线162分开形成。例如，过孔 124和导电线162不是通过共享沉积工艺、共享光刻工艺或共享蚀刻工艺制造的。相反，如本文所述，过孔124由自下而上的无障碍金属过孔第一工艺形成，然后导电线162通过石墨沉积和蚀刻工艺形成。
59.图4a-图4i是根据本公开的另一实施例的互连结构100b在其各个制造阶段的部分或整体的局部示意截面图。互连结构100b在许多方面与互连结构100a相似，并且以与互连结构100a相似的方式制造，例如，以参考图2a-图2i描述的方式。因此，为了清楚和简单起见，图4a-图4i和图 2a-图2i中的类似特征由相同的参考数字表示。为清楚起见，图4a-图4i 已经被简化以便更好地理解本公开的发明概念。可以在互连结构100b中添加额外的特征，并且可以在互连结构100b的其他实施例中替换、修改或消除以下描述的一些特征。
60.转到图4a，互连结构100b已经经历了参考图2a和图2b描述的处理，并且互连结构100b包括mli 105的my层和vy层。转到图4b，在形成石墨层130之前，在vy层之上形成钌层180。钌层180可以为石墨层130提供比ild层120更好的生长表面。例如，ild层120上的石墨生长/沉积受到被实施用于石墨生长/沉积的前体(例如，pecvd前体)吸附在ild层120的顶表面(例如，sio
x
表面)上的能力的限制。在一些实施例中，钌层180具有六方密排(hcp)晶格结构，其可以改善石墨生长/沉积期间的前体吸附、和/或改善具有六方晶格结构和/或蜂窝
晶格结构的石墨的生长/沉积。钌层180沿z方向具有厚度t5。在一些实施例中，厚度 t5为约1nm至约3nm。钌层180包括钌或钌合金(例如，包括钛、钽、钨、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、其他合适的钌合金成分、其合金、或其组合)。钌层180通过cvd、pvd、ald、 hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、 peald、电镀、其他合适的方法、或其组合形成。在一些实施例中，钌层 180通过cvd沉积在vy层之上。
61.在图4b-图4e中，互连结构100b的制造类似于图2c-图2f中的互连结构100a的制造进行。例如，石墨层130形成在钌层180之上(图 4b)，掩模层135形成在石墨层130之上(图4c)，图案化掩模层138 形成在掩模层135之上(图4c)，对掩模层135执行掩模蚀刻140以提供图案化掩模层135’(图4d)，以及对石墨层130执行石墨蚀刻145以提供图案化石墨层130’(以及因此石墨插塞130a和石墨插塞130b)(图 4e)。在图4e中，相对于图案化掩模层135、ild层120和钌层180，石墨蚀刻145选择性地去除石墨层130。换句话说，石墨蚀刻145去除石墨层130，而最小程度地去除至不去除图案化掩模层135’、ild层120和/或钌层180。例如，针对石墨蚀刻145选择蚀刻剂，该蚀刻剂以比电介质材料(即图案化掩模层135’和ild层120)和钌(即钌层180)更高的速率蚀刻石墨(即石墨层130))(即蚀刻剂对石墨具有高蚀刻选择性)。石墨蚀刻145是干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合。在一些实施例中，石墨蚀刻145是rie，例如，o2等离子体蚀刻。
62.转到图4f，使用图案化掩模层135’和/或图案化石墨层130’作为图案化(蚀刻)掩模来图案化钌层180。例如，钌蚀刻185去除钌层180的未被图案化掩模层135’和/或图案化石墨层130’覆盖的部分(即钌层180的暴露部分)。在钌蚀刻185之后，钌层180a保留在石墨插塞130a和导电插塞125之间，并且钌层180b保留在石墨插塞130b和vy层中的过孔的导电插塞(未示出)之间。钌层180a和钌层180b还分别位于ild层120和石墨插塞130a和石墨插塞130b之间。钌层180a和钌层180b统称为图案化钌层180’。在所描绘的实施例中，钌层180a和钌层180b具有渐缩侧壁。在一些实施例中，钌层180a和钌层180b具有基本上垂直的侧壁或其他合适的侧壁轮廓。
63.相对于图案化掩模层135’、图案化石墨层130’、ild层120、过孔 124的导电插塞125、或其组合，钌蚀刻185选择性地去除钌层180。换言之，钌蚀刻185去除钌层180，而最小程度地去除至不去除图案化掩模层 135’、图案化石墨层130’、ild层120、导电插塞125、或其组合。例如，针对钌蚀刻185选择蚀刻剂，该蚀刻剂以比电介质材料(即图案化掩模层 135’和/或ild层120)和其他金属材料(即导电插塞125)更高的速率蚀刻钌(即钌层180)(即蚀刻剂对钌具有高蚀刻选择性)。在所描绘的实施例中，在石墨层130和vy层之间实施钌层180的情况下，导电插塞 125包括不同于钌的金属，以确保钌层180和导电插塞125之间的蚀刻选择性。例如，导电插塞125是互连结构100b中的钨插塞或钼插塞，以防止在钌蚀刻185期间对导电插塞125的蚀刻和/或其他损坏。在一些实施例中，蚀刻剂对钌层180的相比于ild层120和/或导电插塞125的蚀刻选择性大于蚀刻剂对钌层180的相比于图案化掩模层135’的蚀刻选择性。在这样的实施例中，钌蚀刻185可以部分地蚀刻图案化掩模层135’，例如，减小掩模特征135a和/或掩模特征135b沿z方向的厚度。钌蚀刻185是干法蚀刻、湿法蚀刻、其他合适的蚀刻、或其组合。在一些实施例中，钌蚀刻185是使用蚀刻前体(例如，cl2、o2、cf4/ch3oh和ar、其他蚀刻前体、或其组合)和载体前体(例如，h2、n2、nh3、其他载体前体、或其组合)的干法蚀刻。在一些实施例中，钌蚀刻185是rie。可以调整钌蚀刻185的各种参数以实现
钌层190的选择性蚀刻，例如，蚀刻气体成分、载气成分、蚀刻气体流速、载气流速、蚀刻时间、蚀刻压力、蚀刻温度、源功率、rf偏置电压、dc偏置电压、rf偏置功率、dc偏置功率、其他合适的蚀刻参数、或其组合。钌蚀刻185可以实施其他蚀刻气体和/或载气。
64.在图4g-图4i中，互连结构100b的制造类似于图2g-图2i中的互连结构100a的制造进行。例如，间隔层150’形成在图案化钌层180’、图案化掩模层135’、图案化石墨层130’和ild层120之上(图4g)，并且电介质材料160’形成在间隔件层150’之上(图4h)。然后，cmp工艺和/或其他平坦化工艺从图案化石墨层130’的顶表面之上去除电介质材料160’的部分、间隔件层150’的部分、以及图案化掩模层135’，从而形成具有嵌入在其中的图案化石墨层130’、间隔件150和图案化钌层180’的ild层160 (图4i)。在这样的实施例中，导电线162a进一步包括钌层180a，并且导电线162b进一步包括钌层180b。钌层180a在石墨插塞130a和过孔 124的导电插塞125之间、以及石墨插塞130a和ild层120之间。钌层 180b在石墨插塞130b和ild层120之间并且可以在石墨插塞130b和vy 层的过孔(未显示)之间。
65.在图4i中，互连结构100b包括m(y+1)/vy互连结构，类似于互连结构100a，m(y+1)/vy互连结构是无障碍的并且降低电阻和/或rc 延迟，如上所述。在互连结构100b中，m(y+1)/vy互连结构包括金属和导电非金属之间的界面(即石墨插塞130a/钌层180a界面)以及各种金属-绝缘体界面，这些金属-绝缘体界面例如在石墨插塞130a和间隔件 150之间、石墨插塞130和ild层120之间、钌层180a和间隔件150之间、钌层180a和ild层120之间、导电插塞125和ild层120之间、以及导电插塞125和cesl 118之间。与此类界面相关联的散射(例如，电子散射)对电阻率的影响忽略不计(即不增加或最小限度地增加电阻率)。互连结构100b的m(y+1)/vy互连结构还包括金属-金属界面，例如，在钌层180a和导电插塞125之间。虽然金属-金属界面可能引起影响m(y+1)/vy互连结构的电阻率的散射，但任何此类散射都小于金属
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金属氮化物界面(例如，tin-ru界面)所观察到的散射。此外，互连结构 100b的m(y+1)/vy互连结构具有单个金属-金属界面，使得互连结构 100b具有比传统互连结构更少的金属-金属界面。因此，即使具有钌层 180a，与互连结构100b相关联的电阻和/或rc延迟也小于与具有阻挡/衬垫的传统互连结构相关联的电阻和/或rc延迟，并且与传统互连结构相比，具有互连结构100b的器件可以表现出提高的性能(例如，电信号的更快传播)。不同的实施例可能具有不同的优点，并且没有特定优点对于任何实施例是必需的。
66.本公开提出在mli的各个层(级)实施具有如本文所述的无障碍石墨线和无障碍金属过孔的互连结构。图5-图10是根据本公开的各种实施例的具有至少一个无障碍石墨线/金属过孔互连结构的mli的部分或整体的局部示意截面图。mli和其中的互连结构在许多方面类似于图1的多层互连mli、图1的多层互连mli的互连结构、图2a-图2i和图3a-图3b的互连结构100a、图4a-图4i的互连结构100b、或其组合。因此，为了清楚和简单起见，图5-图10和图1、图2a-图2i、图3a-图3c以及图4a
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图4i中的类似特征由相同的参考数字表示。为了清楚起见，图5-图10已经被简化以便更好地理解本公开的发明概念。可以在mli中添加额外的特征，并且可以在mli的其他实施例中替换、修改或消除下面描述的一些特征。
67.转到图5，图5描绘了具有vd层、m0层、v0层和m1层的mli 200a的一部分。m1层包括位于ild层160中的包括石墨插塞130c的无障碍导电线162c(类似于包括石墨插塞130a的导电线162a)，其中间隔件150在石墨插塞130c和ild层160之间。v0层包括位于ild层120 和cesl 118中的无障碍过孔124(包括导电插塞125)。m0层包括位于 ild层110和cesl 218(类
似于cesl 118)中的导电线215a和导电线 215b。vd层包括位于ild层240(类似于ild层120)和cesl 238(类似于cesl 118)中的包括导电插塞225的无障碍过孔224(类似于包括导电插塞125的过孔124)。过孔224实体接触和/或直接接触下层器件级接触件，例如，源极/漏极接触件md，其可以连接到器件层102。过孔124 和过孔224可以包括相同的材料。例如，导电插塞125和导电插塞225可以是钨插塞、钌插塞或钼插塞。过孔124和过孔224可以包括不同的材料。例如，导电插塞125为钨插塞，并且导电插塞225为钌插塞等。
68.导电线215a包括钌插塞230a和粘附层232a，并且导电线215b包括钌插塞230a和粘附层232b。钌插塞230a和钌插塞230b包括钌或钌合金(例如，包括铝、铜、钨、钼、钴、铱、钯、铂、镍、锡、金、银、其他合适的钌合金成分、或其组合)。粘附层232a和粘附层232b包括促进钌插塞与下层过孔和/或电介质层之间的粘附的材料。例如，粘附层232a 和粘附层232b包括钛、钽、钴、钌、钼、可以促进和/或增强钌和下层特征之间的粘附的其他成分、其合金、其硅化物、或其组合。在一些实施例中，粘附层232a和/或粘附层232b是氮化钛层。在一些实施例中，粘附层232a和/或粘附层232b是钛层。在一些实施例中，粘附层232a和/或粘附层232b包括多个层，例如，设置在钛层之上的氮化钛层。
69.因此，m0层具有通过无障碍的钨、钌或钼过孔(即过孔224)连接到下层布线层和/或器件层102的钌导电线(即导电线215a和导电线 215b)，并且m1层具有通过无障碍的钨、钌或钼过孔(即过孔124)连接到下层布线层和/或器件层102的无障碍石墨导电线(即导电线 162c)。在这样的实施例中，无障碍石墨线/金属过孔互连结构包括m1层中的石墨插塞130c，其连接到v0层中的过孔124的导电插塞125，并且无障碍钌线/金属过孔互连结构包括m0层中的钌插塞230a/粘附层232a，其连接到vd层中的过孔224的导电插塞225。无障碍石墨线/金属过孔互连结构和无障碍钌线/金属过孔互连结构通过过孔124彼此实体连接并电连接。在一些实施例中，mli 200a进一步包括m1层之上的m2层到mx 层、以及v1层到v(x-1)层。m2层、mx层和其间的布线层可以与m1 层类似配置(即m2层到mx层具有无障碍石墨线)，并且v1层、v(x
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1)层和其间的过孔层可以与v0层类似配置(即v1层到v(x-1)层具有无障碍的钌、钨或钼过孔)。在这样的实施例中，vd层、m0层到mx 层、以及v0层到v(x-1)层是通过单镶嵌工艺形成的。在一些实施例中，m2层、mx层、其间的一个或多个布线层、或其组合配置有与m1层不同的材料。在一些实施例中，v1层、v(x-1)层、其间的一个或多个过孔层、或其组合配置有与v0层不同的材料。
70.转到图6，图6描绘了具有vd层、m0层、v0层和m1层的mli 200b的一部分。mli 200b与mli 200a类似，不同在于mli 200b的m0 层包括石墨线，而不是钌线。例如，m0层包括位于ild层110中的包括石墨插塞130a的无障碍导电线162a和包括石墨插塞130b的无障碍导电线162b，其中间隔件150在石墨插塞130a和ild层110之间以及石墨插塞130b和ild层110之间。在这样的实施例中，m1/v0互连结构和m0/vd互连结构是无障碍石墨线/金属过孔互连结构。在一些实施例中， mli 200b包括具有无障碍石墨线的m2层到mx层以及具有无障碍金属过孔的v1层到v(x-1)层。无障碍金属过孔的材料(例如，钨、钌、钼、其他合适的金属、或其组合)可以基于mli 200b所属器件的设计要求来选择。在一些实施例中，vd层的过孔以及v0层到v(x-1)层的过孔包括相同的材料。在一些实施例中，vd层的过孔以及v0层到v(x-1)层的过孔包括不同的材料。例如，vd层的过孔以及v0层到v(x-1)层的过孔包括不同的金属。在另一示例中，v0层的过孔以及v1层到v(x
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1)层的过孔包括不同的金属。
71.转到图7，图7描绘了具有vd层、m0层、v0层、m1层、v1层和 m2层的mli 200c的一部分。m2层包括位于ild层160中的包括石墨插塞130c的无障碍导电线162c，其中间隔件150在石墨插塞130c和ild 层160之间。v1层包括位于ild层120和cesl 118中的无障碍过孔124 (包括导电插塞125)。m0层包括位于ild层110和cesl 218中的导电线215a(具有钌插塞230a和粘附层232a)和导电线215b(具有钌插塞 230b和粘附层232b)。vd层包括位于ild层240和cesl 238中的无障碍过孔224(包括导电插塞225)。m2层、v1层、m0层和vd层通过单镶嵌工艺形成。
72.ml层和v0层通过双镶嵌工艺形成。例如，用于m1层的导电线(例如，导电线305)和v0层的过孔(例如，过孔310)的导电材料被同时沉积和/或形成。在这样的实施例中，导电线305和过孔310共享导电层，例如，阻挡层320、金属衬垫322、金属衬垫324和金属插塞326，而不是各自具有各自不同的阻挡层、(一个或多个)金属衬垫和插塞。双镶嵌工艺可以包括执行图案化工艺以形成互连开口，该互连开口延伸穿过ild层 330(类似于ild层120)和cesl 338(类似于cesl 118)以暴露m0层的下层导电特征，例如，导电线215a。图案化工艺可以包括第一光刻步骤和第一蚀刻步骤以在ild层330中形成互连开口的沟槽开口(其对应并限定导电线305)，第二光刻步骤和第二蚀刻步骤以在ild层330中形成暴露cesl 338的互连开口的过孔开口(其对应并限定过孔310)，以及第三蚀刻步骤以去除cesl 338的暴露部分从而暴露导电线215a。第一光刻/ 第一蚀刻步骤和第二光刻/第二蚀刻步骤可以以任何顺序执行(例如，先沟槽最后过孔或先过孔最后沟槽)。第一蚀刻步骤和第二蚀刻步骤各自被配置为相对于图案化掩模层和cesl 338选择性地去除ild层330，而第三蚀刻步骤被配置为相对于ild层330、ild层110和导电线215a选择性地去除cesl 338。
73.在执行图案化工艺之后，双镶嵌工艺包括执行第一沉积工艺以在ild 层330之上形成部分填充互连开口的阻挡材料，执行第二沉积工艺以在阻挡材料之上形成部分填充互连开口的第一金属衬垫材料，执行第三沉积工艺以在第一金属衬垫材料之上形成部分填充互连开口的第二金属衬垫材料，以及执行第四沉积工艺以在第二金属衬垫材料之上形成块状金属材料，其中块状金属材料填充互连开口的其余部分。在这样的实施例中，阻挡材料、第一金属衬垫材料、第二金属衬垫材料和块状金属材料设置在互连开口中并且ild层330的顶表面之上。第一沉积工艺、第二沉积工艺、第三沉积工艺和第四沉积工艺可以包括cvd、pvd、ald、hdpcvd、 mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、电镀、化学镀、其他合适的方法、或其组合。在一些实施例中，阻挡材料、第一金属衬垫材料、第二金属衬垫材料、或其组合可以通过共形沉积工艺形成，并且沿着互连开口的侧壁和底部具有基本均匀的厚度。
74.阻挡材料是促进周围的电介质材料(例如，ild层330和/或cesl 338)与互连结构的金属层(例如，金属衬垫322、金属衬垫324和金属插塞326)之间的粘附的材料。阻挡材料还可以防止金属成分从互连结构扩散到周围的电介质材料中。例如，阻挡材料包括钽、氮化钽、氮化钽铝、氮化钽硅、碳化钽、钛、氮化钛、氮化钛硅、氮化钛铝、碳化钛、钨、氮化钨、碳化钨、氮化钼、钴、氮化钴、钌、钯、或其组合。第一金属衬垫材料、第二金属衬垫材料和块状金属材料包括铝、铜、钛、钽、钨、钌、钼、钴、铱、钯、铂、镍、锡、金、银、其他合适的金属、其合金、其硅化物、或其组合。例如，阻挡材料包括钛或钽，第一金属衬垫材料包括钌，第二金属衬垫材料包括钴，并且块状金属材料包括铜。
75.然后执行平坦化工艺(例如，cmp)以例如从ild层330的顶表面之上去除多余的块状金属材料、第二金属衬垫材料、第一金属衬垫材料和阻挡材料，产生包括导电线305和过孔310的互连结构。cmp可以平坦化互连结构和ild层330的顶表面，使得在一些实施例中，ild层330的顶表面和导电线305的顶表面形成基本平坦的表面。阻挡材料、第一金属衬垫材料、第二金属衬垫材料和块状金属材料填充互连开口的沟槽开口和过孔开口而没有中断。阻挡层320、金属衬垫322、金属衬垫324和金属插塞 326因此各自从导电线305连续地延伸到过孔310而没有中断。在所描绘的实施例中，阻挡层320是氮化钽层或氮化钛层，金属衬垫322是钌层，金属衬垫324是钴层，并且金属插塞326是铜层。
76.因此，ml层的导电线305具有金属插塞326(例如，铜插塞)、金属衬垫324、金属衬垫322和阻挡层320，并且v0层的过孔310具有金属插塞326、金属衬垫324、金属衬垫322和阻挡层320，其中阻挡层320、金属衬垫322和金属衬垫324在金属插塞326和周围的电介质层(例如， ild层330和/或cesl 338)之间。在这样的实施例中，m2/v1互连结构是无障碍石墨线/金属过孔互连结构，m1/v0互连结构是双镶嵌金属互连结构，例如，铜互连结构，并且m0/vd互连结构是无障碍钌线/金属过孔互连结构。在一些实施例中，mli 200c包括m3层、mx层、其间的一个或多个布线层、或其具有无障碍石墨线的组合，以及v2层、v(x-1)层、其间的一个或多个过孔层、或其具有无障碍金属过孔的组合。无障碍金属过孔的材料(例如，钨、钌、钼、其他合适的金属、或其组合)可以基于 mli 200d所属器件的设计要求来选择。在一些实施例中，m3层、mx 层、其间的一个或多个布线层、v2层、v(x-1)层、其间的一个或多个过孔层、或其组合可以配置有双镶嵌互连结构。
77.转到图8，图8描绘了具有vd层、m0层、v0层、m1层、v1层和 m2层的mli 200d的一部分。mli 200d与mli 200c类似，不同在于 mli 200b的m0层包括石墨线，而不是钌线。例如，m0层包括位于ild 层110中的包括石墨插塞130a的无障碍导电线162a和包括石墨插塞 130b的无障碍导电线162b，其中间隔件150在石墨插塞130a和ild层110之间以及石墨插塞130b和ild层110之间。在这样的实施例中， m2/v1互连结构是无障碍石墨线/金属过孔互连结构，m1/v0互连结构是双镶嵌互连结构，例如，双镶嵌铜互连结构，并且m0/vd互连结构是无障碍石墨线/金属过孔互连结构。在一些实施例中，mli 200d包括m3 层、mx层、其间的一个或多个布线层、或其具有无障碍石墨线的组合，以及v2层、v(x-1)层、其间的一个或多个过孔层、或其具有无障碍金属过孔的组合。无障碍金属过孔的材料(例如，钨、钌、钼、其他合适的金属、或其组合)可以基于mli 200d所属器件的设计要求来选择。在一些实施例中，m3层、mx层、其间的一个或多个布线层、v2层、v(x
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1)层、其间的一个或多个过孔层、或其组合可以配置有双镶嵌互连结构。
78.转到图9，图9描绘了具有vd层、m0层、v0层、m1层、v1层和 m2层的mli 200e的一部分。mli 200e类似于mli 200a，不同在于mli200e还包括具有导电线305的m2层和具有过孔310的v1层。在这样的实施例中，m2/v1互连结构是双镶嵌互连结构，m1/v0互连结构是无障碍石墨线/金属过孔互连结构，并且m0/vd互连结构是无障碍钌线/金属过孔互连结构。在一些实施例中，mli 200e包括m3层、mx层、其间的一个或多个布线层、或其具有无障碍石墨线的组合，以及v2层、v(x-1) 层、其间的一个或多个过孔层、或其具有无障碍金属过孔的组合。无障碍金属过孔的材料(例如，钨、钌、钼、其他合适的金属、或其组合)可以基于设计要求来选择。在一些实施例中，m3层、mx层、其间的一个或多个布线层、v2层、v(x-1)层、其间的
一个或多个过孔层、或其组合可以配置有双镶嵌互连结构。
79.转到图10，图10描绘了具有vd层、m0层、v0层、m1层、v1层和m2层的mli 200f的一部分。mli 200f类似于mli 200b，不同在于 mli 200f还包括具有导电线305的m2层和具有过孔310的v1层。在这样的实施例中，m2/v1互连结构是双镶嵌互连结构，m1/v0互连结构是无障碍石墨线/金属过孔互连结构，并且m0/vd互连结构是无障碍石墨线/金属过孔互连结构。在一些实施例中，mli 200f包括m3层、mx层、其间的一个或多个布线层、或其具有无障碍石墨线的组合，以及v2层、v (x-1)层、其间的一个或多个过孔层、或其具有无障碍金属过孔的组合。无障碍金属过孔的材料(例如，钨、钌、钼、其他合适的金属、或其组合)可以基于设计要求来选择。在一些实施例中，m3层、mx层、其间的一个或多个布线层、v2层、v(x-1)层、其间的一个或多个过孔层、或其组合可以配置有双镶嵌互连结构。
80.本公开考虑将mli配置有基于布线层的间距、过孔层的间距、导电线的尺寸、过孔的尺寸、或其组合的无障碍石墨线/金属过孔互连结构、无障碍金属线/金属过孔互连结构和双镶嵌互连结构。例如，由于铜可以用作间距大于约20nm的低电阻金属，mli可以配置有位于布线层/过孔层中的间距小于约20nm的无障碍石墨线/金属过孔互连结构和/或无障碍金属线/金属过孔互连结构，以及位于布线层/过孔层中的间距大于约20nm的双镶嵌铜互连结构。在另一示例中，由于铜可以用作尺寸大于约10nm的低电阻金属，mli可以配置有位于布线层/过孔层中的线宽度和/或过孔宽度小于约10nm的无障碍石墨线/金属过孔互连结构和/或无障碍金属线/金属过孔互连结构，以及位于布线层/过孔层中的线宽度和/或过孔宽度大于约10nm 的双镶嵌铜互连结构。在一些实施例中，较上布线层/过孔层的间距和/或尺寸大于较下布线层/过孔层的间距和/或尺寸。在一些实施例中，较上布线层/过孔层包括铜互连，而较下布线层/过孔层包括基于石墨的互连，如本文所述。
81.本公开提出在各种器件中实施具有如本文所述的无障碍石墨线和无障碍金属过孔的互连结构，以通过减小各种器件的mli中的接触电阻来提高其性能。图11-图14是根据本公开的各种实施例的具有至少一个无障碍石墨线/金属过孔互连结构的器件的部分或整体的局部示意截面图。mli和其中的互连结构在许多方面类似于图1的多层互连mli、图1的多层互连 mli的互连结构、图2a-图2i和图3a-图3b的互连结构100a、图4a-图 4i的互连结构100b、或其组合。因此，为了清楚和简单起见，图11-图14 和图1、图2a-图2i、图3a-图3c、图4a-图4i以及图5-图10中的类似特征由相同的参考数字表示。为了清楚起见，图11-图14已经被简化以便更好地理解本公开的发明概念。可以在器件中添加额外的特征，并且可以在器件的其他实施例中替换、修改或消除下面描述的一些特征。
82.在图11中，器件400包括纳米片晶体管nst。例如，器件400包括器件衬底102/器件层dl，其包括衬底405(类似于衬底5)、台部 (mesa)405’(也称为衬底延伸部)、垂直堆叠在台部405’之上的片状沟道420、隔离特征425(类似于隔离特征25)、栅极堆叠430(例如，栅极电极432和栅极电介质434)、沿着栅极堆叠430侧壁的栅极间隔件 (未在描绘图中示出)、外延源极/漏极(未在描绘图中示出)、电介质层 440(其可以具有多层结构和/或包括多种电介质材料)、其他器件组件/特征、或其组合。每个纳米片晶体管nst具有相应的片状沟道420堆叠，其悬置在相应的台部405’之上并且沿x方向在相应的外延源极/漏极之间延伸，以及相应的栅极堆叠430，其设置在其片状沟道420上并围绕其片状沟道420。
83.器件400进一步包括mli(也称为后端线(beol)结构和/或beol 层)，其具有如本文
所述配置的vd层、m0层、v0层和m1层。例如， m1层包括位于ild层160中的包括石墨插塞130c的无障碍导电线 162c，其中间隔件150在石墨插塞130c和ild层160之间。v0层包括位于ild 120和cesl 118中的无障碍过孔124(包括导电插塞125)。m0 层包括位于ild层110和cesl 218中的导电线215a-215d(分别具有钌插塞230a-230d和粘附层232a-232d)。vd层包括位于ild层240和 cesl 238中的包括导电插塞的无障碍过孔224。过孔224实体接触和/或直接接触纳米片晶体管nst之一的栅极堆叠430(特别是其栅极电极 432)。因此，m1/v0互连结构为无障碍石墨线/金属过孔互连结构，并且 m0/vd互连结构为无障碍钌线/金属过孔互连结构，两者都可以减小互连电阻并提高器件400的性能。
84.在图12中，器件500包括纳米线晶体管nwt。器件500类似于器件 400，不同在于器件500包括线状沟道520而不是片状沟道420。每个纳米线晶体管nwt具有相应的线状沟道520堆叠，其悬置在相应的台部405’之上并在沿x方向在相应的外延源极/漏极之间延伸，以及相应的栅极堆叠430，其设置在其线状沟道520上并围绕其线状沟道520。器件500还包括作为无障碍石墨线/金属过孔互连结构的m1/v0互连结构，以及作为无障碍钌线/金属过孔互连结构的m0/vd互连结构，两者都可以减小互连电阻并提高器件500的性能，如本文所述。
85.在图13中，器件600包括finfet晶体管。器件600类似于器件400，不同在于器件600包括鳍状沟道620而不是片状沟道420。每个 finfet晶体管具有从衬底405延伸的相应鳍状沟道620。鳍状沟道620沿 x方向在finfet晶体管的相应外延源极/漏极之间延伸，并且每个finfet 晶体管具有各自的栅极堆叠430，其设置在其鳍状沟道620上并围绕其鳍状沟道620。器件600还包括作为无障碍石墨线/金属过孔互连结构的 m1/v0互连结构，以及作为无障碍钌线/金属过孔互连结构的m0/vd互连结构，两者都可以减小互连电阻并提高器件600的性能。
86.在图14中，器件700包括平面晶体管，例如，场效应晶体管fet。器件700类似于器件400，不同在于器件700包括沟道720而不是片状沟道420，沟道720是衬底405在外延源极/漏极740之间的部分。每个fet 具有各自的栅极堆叠430，其设置在限定于衬底405的一部分中的相应沟道720上。器件700还包括作为无障碍石墨线/金属过孔互连结构的m1/v0 互连结构，以及作为无障碍钌线/金属过孔互连结构的m0/vd互连结构，两者都可以减小互连电阻并提高器件700的性能，如本文所述。器件700 的mli还包括md层，其包括设置在电介质层440中的源极/漏极接触件 750。源极/漏极接触件750将fet的外延源极/漏极740之一连接到过孔 224。在一些实施例中，源极/漏极接触件750包括设置在接触阻挡层之上的接触插塞。在一些实施例中，源极/漏极接触件750是无障碍的。源极/ 漏极接触件750包括本文所述的任何导电材料。
87.本文所述的互连结构在ic的不同区域中可以具有不同尺寸。图15a 是根据本公开的各个方面的由至少一个无障碍石墨线/金属过孔互连结构形成的具有密封环810的ic芯片(管芯)800的部分或整体的俯视平面图。图15b是根据本公开的各个方面的ic管芯800的部分或整体的沿线b-b 的局部截面图。为了清楚起见，图15a和图15b已经被简化以便更好地理解本公开的发明概念。可以在ic芯片800和/或密封环810中添加额外的特征，并且可以在ic芯片800和/或密封环810的其他实施例中替换、修改或消除下面描述的一些特征。
88.密封环810包围电路区域820，该电路区域820包括至少一个功能 ic，例如，被配置为执行下列功能的ic：逻辑功能、存储功能、数字功能、模拟功能、混合信号功能、rf功能、输
入/输出(i/o)功能、通信功能、电源管理功能、其他功能、或其组合。在一些实施例中，电路区域 820提供片上系统(soc)，其通常是指具有多种功能的单个芯片或单片管芯。在一些实施例中，soc是具有在其上制造的整个系统(例如，计算机系统)的单个芯片。例如，电路区域820可以具有用于具有中央处理单元(cpu)、图形处理单元(gpu)、存储单元、通信单元和电源管理单元的系统的电路系统和/或电路。电路区域820包括器件衬底822以及电连接到器件衬底822的mli 825。器件衬底822类似于器件衬底102和/或器件层dl。例如，器件衬底822包括晶体管和/或其他器件，如本文所述的那些。mli 825类似于本文所述的mli和/或mli 105。例如，mli 825包括电介质层830，电介质层830具有设置于其中的导电线845(其可以布置和配置成md层以及m0层到mx层)以及导电过孔840(其可以布置和配置成vd/vg层以及v0层至v(x-1)层)。电介质层830、导电线 835和导电过孔840与本文所述的电介质层、导电线和导电过孔类似。例如，电介质层830、导电线835和导电过孔840可以被配置和布置为提供作为下列项的mn/v(n-1)互连结构：无障碍石墨线/金属过孔互连结构、无障碍钌线/金属过孔互连结构、双镶嵌互连结构、或其组合，如本文所述。
89.密封环810可以保护电路区域820免受湿气劣化、离子污染、其他损坏(例如，在切割工艺或其他制造工艺期间可能出现的损坏)和/或污染、或其组合。密封环810沿着ic芯片800的外围和/或外周，并且是围绕电路区域820的连续结构。在所描绘的实施例中，密封环810在俯视图中具有大致矩形或大致正方形的形状，但本公开设想密封环810在俯视图中具有其他形状(例如，圆形、六边形等)。在一些实施例中，密封环810可以具有围绕电路区域820形成环的非连续结构。在一些实施例中，密封环 810与器件衬底822的有源器件(例如，晶体管)电隔离，并且密封环 810不与有源器件形成任何功能电路。换言之，在一些实施例中，密封环 810未电连接到器件衬底822，但密封环可以实体连接到器件衬底822。
90.密封环810包括设置在电介质层830中的导电线845和导电过孔 850，其中导电线845和导电过孔850被布置和配置为形成互连结构堆叠 (即导电线845和导电过孔850对)，其围绕电路区域820形成至少一个环。密封环810形成mli 825的一部分，并且密封环810可以部分或完全延伸穿过mli 825。例如，密封环810可以形成m0层到mx层/v0层到v (x-1)层的一部分。在另一示例中，密封环810形成mli 825的最顶层，例如，mx层/v(x-1)层的一部分。在又一示例中，密封环810形成 mli 825的中间层的一部分，例如，m3层到m6层/v3层到v5层。因此，导电线845和导电过孔850可以使用与导电线835和导电过孔840相同的工艺、相同的材料、或其组合来同时形成。在这样的实施例中，电介质层830、导电线845、和导电过孔850可以被配置和布置为提供作为下列项的my/v(y-1)互连结构：无障碍石墨线/金属过孔互连结构、无障碍钌线/金属过孔互连结构、双镶嵌互连结构、或其组合，如本文所述。例如，密封环810可以包括作为无障碍石墨线/金属过孔互连结构的my/v (y-1)互连结构，类似于上述。在这样的实施例中，导电线845包括类似于石墨插塞130a-130c的无障碍石墨插塞，并且导电过孔850包括类似于过孔124和过孔225的无障碍金属过孔。密封环中的导电线845的石墨插塞的尺寸810可以与电路区域820中的导电线835的石墨插塞的尺寸不同。例如，导电线845(即石墨插塞)的宽度大于导电线835(即石墨插塞)的宽度。在一些实施例中，导电线845的宽度为约100nm至约180 nm，并且导电线835的宽度为约8.5nm至约12nm。
91.图16是根据本公开的各个方面的用于制造具有如本文所述的无障碍石墨线和无障碍金属过孔的互连结构的方法900的部分或整体的流程图。通过方法900制造的互连结构
及其配置可以减小与其相关联的电容和/或电阻，从而减少相关联的rc延迟。在框905，方法900包括在第一电介质层中形成过孔开口。过孔开口暴露下层导电特征，例如，下层布线层的导电线。在框910，使用自下而上沉积工艺在过孔开口中形成金属插塞。金属插塞可以是钌插塞、钨插塞或钼插塞。金属插塞实体接触第一电介质层和下层导电特征。在框915，在第一电介质层和金属插塞之上形成石墨层。在框920，图案化石墨层以在金属插塞之上形成石墨插塞。石墨插塞与金属插塞实体接触。在框925，在石墨插塞和第一电介质层之上形成间隔件层。间隔件层包括电绝缘材料。在框930，在间隔件层之上形成第二电介质层。在框935，平坦化第二电介质层和间隔件层，这暴露石墨插塞。在一些实施例中，在框915之前，方法900进行到框940，在第一电介质层和金属插塞之上形成钌层。在这样的实施例中，方法900在形成钌层之后返回框915，并且在钌层之上形成石墨层。此外，在这样的实施例中，方法900进行到框945，在框925处形成间隔件层之前图案化钌层。可以在方法900之前、期间和之后提供额外的步骤，并且可以针对方法 900的其他实施例移动、替换或消除所描述的一些步骤。
92.本公开提供了许多不同的实施例。本文公开了有助于减小电阻的互连以及用于形成互连的相应技术。器件的多层互连(mli)的示例性互连结构包括第一电介质层、设置在第一电介质层之上的第二电介质层、设置在第一电介质层中的金属插塞、以及设置在第二电介质层中的石墨插塞。金属插塞与第一电介质层实体接触。石墨插塞与金属插塞和第一电介质层实体接触。在一些实施例中，金属插塞是钨插塞。在一些实施例中，金属插塞是钌插塞。在一些实施例中，金属插塞是钼插塞。
93.在一些实施例中，互连结构还包括间隔件层，位于石墨插塞的侧壁和第二电介质层之间。间隔件层进一步位于第一电介质层和第二电介质层之间，并且其中间隔件层包括电绝缘材料。在一些实施例中，金属插塞是 mli的过孔层的一部分，石墨插塞是mli的布线层的一部分，并且布线层和过孔层连接到晶体管。在一些实施例中，金属插塞是mli的过孔层的一部分，石墨插塞是mli的布线层的一部分，并且金属插塞和石墨插塞形成密封环的一部分。
94.在一些实施例中，金属插塞是第一金属插塞并且石墨插塞是第一石墨插塞。互连结构还包括设置在第三电介质层中的第二石墨插塞以及设置在第四电介质层中的第二金属插塞。第一电介质层设置在第三电介质层之上，并且第三电介质层设置在第四电介质层之上。第一金属插塞与第二石墨插塞实体接触。第二金属插塞与第四电介质层实体接触。第二金属插塞与第二石墨插塞实体接触。
95.在一些实施例中，金属插塞是第一金属插塞。互连结构还包括设置在第三电介质层中的第二金属插塞以及设置在第四电介质层中的第三金属插塞。第二金属插塞与第三电介质层实体接触。第一电介质层设置在第三电介质层之上。第一金属插塞与第二金属插塞实体接触。第三金属插塞与第二金属插塞实体接触。第三金属插塞与第四电介质层实体接触。
96.一种示例性器件包括晶体管、设置在晶体管之上的电介质层、以及设置在电介质层中并且电连接到晶体管的互连结构。互连结构具有设置在导电过孔之上的导电线，导电线包括导电非金属材料，并且导电过孔包括金属材料。
97.在一些实施例中，导电非金属材料是石墨并且金属材料是钨。在一些实施例中，导
电非金属材料是石墨并且金属材料是钌。在一些实施例中，导电非金属材料是石墨并且金属材料是钼。
98.在一些实施例中，金属材料是第一金属材料，并且导电线包括导电插塞和导电层。导电层位于导电插塞和导电过孔之间，导电插塞包括导电非金属材料，并且导电层包括不同于第一金属材料的第二金属材料。在一些实施例中，第一金属材料是钨或钼，并且第二金属材料是钌。
99.一种示例性方法包括在第一电介质层中形成过孔开口，在过孔开口中形成金属插塞，在金属插塞和第一电介质层之上形成石墨层，图案化石墨层以在金属插塞之上形成石墨插塞，以及在第一电介质层和石墨插塞之上形成第二电介质层，其中石墨插塞嵌入在第二电介质层内。在一些实施例中，在过孔开口中形成金属插塞包括执行自下而上沉积工艺。
100.在一些实施例中，该方法还包括：在形成石墨层之前，在金属插塞和第一电介质层之上形成钌层；以及图案化钌层。石墨层形成在钌层之上。
101.在一些实施例中，图案化石墨层以在金属插塞之上形成石墨插塞包括：在石墨层之上形成掩模层，在掩模层之上形成与金属插塞交叠的抗蚀剂特征，使用抗蚀剂特征作为第一蚀刻掩模来蚀刻掩模层，从而形成与金属插塞交叠的掩模特征，以及使用掩模特征作为第二蚀刻掩模来蚀刻石墨层。在一些实施例中，掩模层是氧化硅层，蚀刻掩模层包括执行氧化硅蚀刻，并且蚀刻石墨层包括执行氧等离子体蚀刻。
102.以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以便执行本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该意识到，这样的等同结构不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下对本公开进行各种改变、替换和变更。
103.示例1是一种器件的多层互连(mli)的互连结构，所述互连结构包括：第一电介质层；第二电介质层，设置在所述第一电介质层之上；金属插塞，设置在所述第一电介质层中，其中，所述金属插塞与所述第一电介质层实体接触；以及石墨插塞，设置在所述第二电介质层中，其中，所述石墨插塞与所述金属插塞和所述第一电介质层实体接触。
104.示例2是示例1所述的互连结构，其中，所述金属插塞是钨插塞。
105.示例3是示例1所述的互连结构，其中，所述金属插塞是钌插塞。
106.示例4是示例1所述的互连结构，其中，所述金属插塞是钼插塞。
107.示例5是示例1所述的互连结构，还包括：间隔件层，位于所述石墨插塞的侧壁和所述第二电介质层之间，其中，所述间隔件层进一步位于所述第一电介质层和所述第二电介质层之间，并且其中，所述间隔件层包括电绝缘材料。
108.示例6是示例1所述的互连结构，其中，所述金属插塞是第一金属插塞并且所述石墨插塞是第一石墨插塞，所述互连结构还包括：第二石墨插塞，设置在第三电介质层中，其中，所述第一电介质层设置在所述第三电介质层之上，并且所述第一金属插塞与所述第二石墨插塞实体接触；以及第二金属插塞，设置在第四电介质层中，其中，所述第三电介质层设置在所述第四电介质层之上，所述第二金属插塞与所述第四电介质层实体接触，并且所述第二金属插塞与所述第二石墨插塞实体接触。
109.示例7是示例1所述的互连结构，其中，所述金属插塞是第一金属插塞，所述互连结
构还包括：第二金属插塞，设置在第三电介质层中，其中，所述第二金属插塞与所述第三电介质层实体接触，所述第一电介质层设置在所述第三电介质层之上，并且所述第一金属插塞与所述第二金属插塞实体接触；以及第三金属插塞，设置在第四电介质层中，其中，所述第三金属插塞与所述第二金属插塞实体接触，并且所述第三金属插塞与所述第四电介质层实体接触。
110.示例8是示例1所述的互连结构，其中，所述金属插塞是所述mli的过孔层的一部分，所述石墨插塞是所述mli的布线层的一部分，并且所述布线层和所述过孔层连接到晶体管。
111.示例9是示例1所述的互连结构，其中，所述金属插塞是所述mli的过孔层的一部分，所述石墨插塞是所述mli的布线层的一部分，并且所述金属插塞和所述石墨插塞形成密封环的一部分。
112.示例10是一种半导体器件，包括：晶体管；电介质层，设置在所述晶体管之上；以及互连结构，设置在所述电介质层中并且电连接到所述晶体管，其中，所述互连结构具有设置在导电过孔之上的导电线，所述导电线包括导电非金属材料，并且所述导电过孔包括金属材料。
113.示例11是示例10所述的器件，其中，所述导电非金属材料是石墨并且所述金属材料是钨。
114.示例12是示例10所述的器件，其中，所述导电非金属材料是石墨并且所述金属材料是钌。
115.示例13是示例10所述的器件，其中，所述导电非金属材料是石墨并且所述金属材料是钼。
116.示例14是示例10所述的器件，其中：所述金属材料是第一金属材料；并且所述导电线包括导电插塞和导电层，其中，所述导电层位于所述导电插塞和所述导电过孔之间，所述导电插塞包括所述导电非金属材料，并且所述导电层包括不同于所述第一金属材料的第二金属材料。
117.示例15是示例14所述的器件，其中，所述第一金属材料是钨或钼，并且所述第二金属材料是钌。
118.示例16是一种制造互连结构的方法，包括：在第一电介质层中形成过孔开口；在所述过孔开口中形成金属插塞；在所述金属插塞和所述第一电介质层之上形成石墨层；图案化所述石墨层以在所述金属插塞之上形成石墨插塞；以及在所述第一电介质层和所述石墨插塞之上形成第二电介质层，其中，所述石墨插塞嵌入在所述第二电介质层内。
119.示例17是示例16所述的方法，还包括：在形成所述石墨层之前，在所述金属插塞和所述第一电介质层之上形成钌层，其中，所述石墨层形成在所述钌层之上；以及图案化所述钌层。
120.示例18是示例16所述的方法，其中，在所述过孔开口中形成所述金属插塞包括：执行自下而上沉积工艺。
121.示例19是示例16所述的方法，其中，图案化所述石墨层以在所述金属插塞之上形成所述石墨插塞包括：在所述石墨层之上形成掩模层；在所述掩模层之上形成与所述金属插塞交叠的抗蚀剂特征；使用所述抗蚀剂特征作为第一蚀刻掩模来蚀刻所述掩模层，从而
形成与所述金属插塞交叠的掩模特征；以及使用所述掩模特征作为第二蚀刻掩模来蚀刻所述石墨层。
122.示例20是示例19所述的方法，其中：所述掩模层是氧化硅层，并且蚀刻所述掩模层包括执行氧化硅蚀刻；并且蚀刻所述石墨层包括执行氧等离子体蚀刻。

技术特征：
1.一种器件的多层互连mli的互连结构，所述互连结构包括：第一电介质层；第二电介质层，设置在所述第一电介质层之上；金属插塞，设置在所述第一电介质层中，其中，所述金属插塞与所述第一电介质层实体接触；以及石墨插塞，设置在所述第二电介质层中，其中，所述石墨插塞与所述金属插塞和所述第一电介质层实体接触。2.根据权利要求1所述的互连结构，其中，所述金属插塞是钨插塞。3.根据权利要求1所述的互连结构，其中，所述金属插塞是钌插塞。4.根据权利要求1所述的互连结构，其中，所述金属插塞是钼插塞。5.根据权利要求1所述的互连结构，还包括：间隔件层，位于所述石墨插塞的侧壁和所述第二电介质层之间，其中，所述间隔件层进一步位于所述第一电介质层和所述第二电介质层之间，并且其中，所述间隔件层包括电绝缘材料。6.根据权利要求1所述的互连结构，其中，所述金属插塞是第一金属插塞并且所述石墨插塞是第一石墨插塞，所述互连结构还包括：第二石墨插塞，设置在第三电介质层中，其中，所述第一电介质层设置在所述第三电介质层之上，并且所述第一金属插塞与所述第二石墨插塞实体接触；以及第二金属插塞，设置在第四电介质层中，其中，所述第三电介质层设置在所述第四电介质层之上，所述第二金属插塞与所述第四电介质层实体接触，并且所述第二金属插塞与所述第二石墨插塞实体接触。7.根据权利要求1所述的互连结构，其中，所述金属插塞是第一金属插塞，所述互连结构还包括：第二金属插塞，设置在第三电介质层中，其中，所述第二金属插塞与所述第三电介质层实体接触，所述第一电介质层设置在所述第三电介质层之上，并且所述第一金属插塞与所述第二金属插塞实体接触；以及第三金属插塞，设置在第四电介质层中，其中，所述第三金属插塞与所述第二金属插塞实体接触，并且所述第三金属插塞与所述第四电介质层实体接触。8.根据权利要求1所述的互连结构，其中，所述金属插塞是所述mli的过孔层的一部分，所述石墨插塞是所述mli的布线层的一部分，并且所述布线层和所述过孔层连接到晶体管。9.一种半导体器件，包括：晶体管；电介质层，设置在所述晶体管之上；以及互连结构，设置在所述电介质层中并且电连接到所述晶体管，其中，所述互连结构具有设置在导电过孔之上的导电线，所述导电线包括导电非金属材料，并且所述导电过孔包括金属材料。10.一种制造互连结构的方法，包括：在第一电介质层中形成过孔开口；在所述过孔开口中形成金属插塞；在所述金属插塞和所述第一电介质层之上形成石墨层；
图案化所述石墨层以在所述金属插塞之上形成石墨插塞；以及在所述第一电介质层和所述石墨插塞之上形成第二电介质层，其中，所述石墨插塞嵌入在所述第二电介质层内。

技术总结
本公开涉及基于石墨的互连及其制造方法。本文公开了无障碍互连及其制造方法。示例性互连结构具有设置在导电过孔之上的导电线。导电线具有设置在第一电介质层中的第一导电插塞，并且第一导电插塞包括导电非金属材料，例如，石墨。导电过孔包括设置在第二电介质层中的第二导电插塞，并且第二导电插塞包括金属材料，例如，钨、钌、钼或其组合。第一导电插塞与第二导电插塞和第二电介质层实体接触。第二导电插塞与第二电介质层实体接触。间隔件(其为绝缘体)可以设置在第一导电插塞的侧壁和第一电介质层之间。间隔件可以进一步设置在第一电介质层和第二电介质层之间。层和第二电介质层之间。层和第二电介质层之间。


技术研发人员：金书正 纪志坚
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.07.26
技术公布日：2023/7/21