适用于随机存储器的字线驱动电路及随机存储器的制作方法

1.本技术涉及存储技术领域，特别涉及适用于随机存储器的字线驱动电路及随机存储器。


背景技术：

2.存储器的存储阵列包括多条字线(wl，word line)、多条位线(bl，bit line)和多个存储单元，每个存储单元分别连接一条字线wl和一条位线bl。通常一个存储单元包括一个访问开关和一个存储电容，其中字线wl控制访问开关的导通或者截止，以允许或禁止对该存储电容所存储的信息的读取和改写。而位线bl是外界访问该存储电容的唯一通道，当访问开关导通后，外界可以通过位线bl对存储电容进行读取或者写入操作。
3.在对存储单元中的数据进行读写操作时，需要通过对字线wl进行驱动以开启存储单元中的访问开关，才能完成数据的读写，因此，字线wl的建立时间的长短决定着整个存储器的数据读取速度。


技术实现要素：

4.为了解决上述问题，本技术提供适用于随机存储器的字线驱动电路及随机存储器，能够加快字线的建立，减小随机存储器进行数据读取的时间，提高随机存储器工作速度。
5.为解决上述技术问题，本技术采用的一个技术方案是：提供一种适用于随机存储器的字线驱动电路，包括：第一电压产生模块，用于产生第一电压，其中，第一电压为字线的预定驱动电压；第二电压产生模块，用于产生第二电压，其中，第二电压大于第一电压；第一选择器，连接第一电压产生模块和第二电压产生模块，并接收控制信号，以基于控制信号而在第一时间段输出第二电压驱动字线，从而使字线上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压驱动字线，以维持字线的导通。
6.进一步包括：译码模块，连接第一电压产生模块和第二电压产生模块，并接收字线地址信号，基于字线地址信号而输出工作电压至第一电压产生模块和第二电压产生模块，使第一电压产生模块和第二电压产生模块基于工作电压而分别产生第一电压和第二电压。
7.进一步包括：控制信号产生模块，连接第一选择器，以产生并输出控制信号至第一选择器，其中第一时间段由控制信号的有效脉冲宽度决定。
8.其中，控制信号产生模块包括：多个延迟提供单元，其中，每个延迟提供单元用于提供一预设延时时段，多个延迟提供单元依次连接在一起，并基于测试信号而选择多个延迟提供单元中的部分提供对应的预设延时时段，控制信号的有效脉冲宽度由选中的延迟提供单元提供的预设延时时段的组合决定。
9.其中，控制信号产生模块包括：第一延时提供单元，基于第一测试信号而决定是否提供第一预设延时时段；第二延时提供单元，连接第一延时提供单元，以基于第二测试信号而决定是否在第一延时提供单元提供的输出信号上提供第二预设延时时段，其中，第二延
时提供单元的输出信号作为控制信号。
10.其中，第一延时提供单元，包括：第一延时电路，用于提供第一预设延时时段；第二选择器，其中，第二选择器的第一输入端接收初始控制信号，第二选择器的第二输入端通过第一延时电路接收初始控制信号，第二选择器的控制端接收第一测试信号；第二延时提供单元，包括：第二延时电路，用于提供第二预设延时时段；第三选择器，其中，第三选择器的第一输入端通过第二延时电路连接至第二选择器的输出端，第三选择器的第二输入端连接第二选择器的输出端，第三选择器的控制端接收第二测试信号；
11.其中，响应于第一测试信号为0，第二测试信号为0，第一延时提供单元不提供第一预设延时时段，第二延时提供单元提供第二预设延时时段，第一时间段为第二预设延时时段；响应于第一测试信号为1，第二测试信号为0，第一延时提供单元提供第一预设延时时段，第二延时提供单元提供第二预设延时时段，第一时间段为第一预设延时时段与第二预设延时时段之和；响应于第一测试信号为1，第二测试信号为1，第一延时提供单元提供第一预设延时时段，第二延时提供单元不提供第二预设延时时段，第一时间段为第一预设延时时段。
12.其中，第一时间段根据测试时采用第二电压驱动字线上的电压达到导通稳定电压的所需时间而确定，根据第一时间段选择多个延迟提供单元中的部分，并基于选中的延迟提供单元提供的预设延时时段而组成第一时间段；将用于选择多个延迟提供单元的测试信号烧录至随机存储器的电子熔丝中，以在测试后，使字线驱动电路从电子熔丝中读取固化的测试信号，从而在第一时间段输出第二电压至字线。
13.其中，控制信号产生模块包括：比较单元，其中，比较单元的一输入端接收导通稳定电压，比较单元的另一输入端连接至字线，比较单元的输出端连接第一选择器的控制端；其中，当字线反馈的电压小于导通稳定电压时，比较单元输出的控制信号使第一选择器选择输出第二电压驱动字线；当字线反馈的电压不小于导通稳定电压时，比较单元输出的控制信号使第一选择器选择输出第一电压驱动字线。
14.其中，导通稳定电压为第二电压的95％。
15.为解决上述技术问题，本技术采用的又一个技术方案是：提供一种随机存储器，该随机存储器包括如上述技术方案提供的字线驱动电路。
16.本技术实施例的有益效果是：区别于现有技术，本技术提供的字线驱动电路，包括：第一电压产生模块，用于产生第一电压，其中，第一电压为字线的预定驱动电压；第二电压产生模块，用于产生第二电压，其中，第二电压大于第一电压；第一选择器，连接第一电压产生模块和第二电压产生模块，并接收控制信号，以基于控制信号而在第一时间段输出第二电压驱动字线，从而使字线上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压驱动字线，以维持字线的导通。通过上述的方式，因第二电压大于第一电压，则可以利用第二电压使字线上的电压快速到达导通稳定电压，加快字线的建立，并在第一时间段后的第二时间段输出第一电压驱动字线，以维持字线的导通，进而能够减小随机存储器进行数据读取的时间，提高随机存储器工作速度。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
18.图1是本技术提供的随机存储器的存储阵列的结构示意图；
19.图2是图1中第一初始化模块的结构示意图；
20.图3是图1中灵敏放大模块的结构示意图；
21.图4是图3中灵敏放大模块一实施例的电路示意图；
22.图5是图1中列选择电路的结构示意图；
23.图6是图1中输入输出电路的结构示意图；
24.图7是本技术提供的随机存储器的电位趋势示意图；
25.图8是本技术提供的适用于随机存储器的字线驱动电路的第一实施例的结构示意图；
26.图9是本技术提供的适用于随机存储器的字线驱动电路的控制信号与字线的电压趋势示意图；
27.图10是本技术提供的适用于随机存储器的字线驱动电路的第二实施例的结构示意图；
28.图11是本技术提供的适用于随机存储器的字线驱动电路的第三实施例的结构示意图；
29.图12是本技术提供的控制信号产生模块的一实施例的结构示意图；
30.图13是本技术提供的适用于随机存储器的字线驱动电路的第五实施例的结构示意图；
31.图14是本技术提供的随机存储器的结构示意图。
具体实施方式
32.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
33.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
34.请参阅图1，图1是本技术提供的随机存储器的存储阵列的结构示意图，该存储阵列100包括多条字线(wl，word line)、多条位线(bl，bit line)和多个存储单元110，其中，每个存储单元110分别连接一条字线wl和一条位线bl。
35.其中，在随机存储器为动态随机存储器(dynamic random access memory，dram)的实施例方式中，每个存储单元110包括一个访问开关和一个存储电容。存储电容通过存储在其中的电荷的多和少，或者说存储电容两端电压差的高和低，来表示逻辑上的“1”和“0”。
访问开关的导通和截止，决定了允许或禁止对存储电容所存储的信息的读取和改写。
36.具体地，字线wl决定了访问开关的导通或者截止，位线bl是外界访问存储电容的唯一通道，当访问开关导通后，外界可以通过位线bl对存储电容进行读取或者写入操作。
37.在一实施例中，存储电容的公共端(common)接在vcc/2。
38.当存储电容存储的信息为“1”时，存储电容另一端电压为vcc，此时其所存储的电荷：
39.q＝+vcc/2*c。
40.当存储电容存储的信息为“0”时，存储电容另一端电压为0，此时其所存储的电荷：
41.q＝-vcc/2*c。
42.进一步，该存储阵列100还包括第一初始化模块120、灵敏放大模块130、列选择电路140和输入输出电路150。
43.值得注意的是，相邻的两条位线bl可以互为参考，看作多对互补位线(目标位线bl和互补位线bl#)。其中，第一初始化模块120连接一对互补位线对(bl/bl#)，用于在预充电阶段(precharge)，将目标位线bl和互补位线bl#充电至初始化电位。灵敏放大模块130连接一对互补位线对(bl/bl#)，用于在目标位线bl连接的存储单元110被字线(wl，word line)开启时，将目标位线bl上的逻辑电位放大至相应的强电位。输入输出电路150包括一对互补输入输出线(io/io#)，列选择电路140包括多个列选通模块141和列选通信号产生电路142，每个列选通模块141分别连接一对互补位线对，以基于列选通信号产生电路142产生的对应的列选择信号而决定当前互补位线对是否与连接的互补输入输出线对(io/io#)选通。
44.参阅图2，图2是图1中第一初始化模块的结构示意图，该第一初始化模块120包括开关t1、开关t2和开关t3，开关t1、开关t2和开关t3的控制端接收第一预充电控制信号eq1，开关t1的第一通路端连接目标位线bl，开关t2的第一通路端连接互补位线bl#，开关t1和开关t2的第二通路端连接初始化电位vref，开关t3的第一通路端连接目标位线bl，开关t3的第二通路端连接互补位线bl#。
45.在预充电阶段，第一预充电控制信号eq1控制开关t1和开关t2开启，通过初始化电位vref对目标位线bl和互补位线bl#充电，使得目标位线bl和互补位线bl#的电位为初始化电位。进一步，第一预充电控制信号eq1控制开关t3开启，使得目标位线bl和互补位线bl#的电位保持一致。
46.可选地，上述的开关t1、开关t2和开关t3可以为nmos晶体管。
47.参阅图3，图3是图1中灵敏放大模块的结构示意图，该灵敏放大模块130包括第一反相单元131和第二反相单元132。
48.第一反相单元131连接在目标位线bl与互补位线bl#之间，其中，在目标位线bl连接的存储单元110开启时，目标位线bl上的目标位线电压vbl根据存储单元110存储的逻辑电平从初始化电位vref发生偏移，第一反相单元131基于向上或向下偏移的目标位线电压vbl翻转，将互补位线bl#上的互补位线电压vbl#拉至第一逻辑的强电位。
49.第二反相单元132连接在互补位线bl#与目标位线bl之间，其中，在互补位线上bl#的互补位线电压vbl#拉至第一逻辑的强电位时，第二反相单元132基于互补位线电压vbl#翻转，将目标位线bl上的目标位线电压vbl拉至第二逻辑的强电位，第二逻辑与第一逻辑相反。
50.同时参阅图3和图4，图4是图3中灵敏放大模块一实施例的电路示意图，其中，第一反相单元131包括开关t4和开关t5，第二反相单元132包括开关t6和开关t7。
51.可选地，在本实施例中，开关t4和开关t6为nmos晶体管，开关t5和开关t7为pmos晶体管。
52.参阅图5，图5是图1中列选择电路的结构示意图，列选择电路140包括列选通信号产生电路142和多个列选通模块141，每个列选通模块141分别连接一对互补位线对(bl/bl#)，以基于列选通信号产生电路142产生的对应的列选择信号ys而决定当前互补位线对(bl/bl#)是否与连接的互补输入输出线对(io/io#)选通。
53.其中，列选通模块141包括开关t8和开关t9，开关t8和开关t9的控制端连接列选通信号产生电路142，用于接收相应的列选通信号ys；开关t8的第一通路端连接目标位线bl，第二通路端连接目标输入输出线io，开关t9的第一通路端连接互补位线bl#，第二通路端连接互补输入输出线io#。
54.具体地，列选通信号产生电路142产生的相应的列选通信号ys控制开关t8和开关t9开启时，目标位线bl连接目标输入输出线io，互补位线bl#连接互补输入输出线io#，以实现互补位线对(bl/bl#)与互补输入输出线对(io/io#)选通：在写操作(write)时，通过互补输入输出线对(io/io#)对互补位线对(bl/bl#)进行充电/放电，以将互补输入输出线对(io/io#)上的信号改写互补位线对(bl/bl#)上的电压；在读操(read)时，将互补位线对(bl/bl#)上的信号输出到互补输入输出线对(io/io#)。
55.可选地，上述的开关t8和开关t9可以为nmos晶体管。
56.参阅图6，图6是图1中输入输出电路的结构示意图，该输入输出电路150包括第二初始化模块151。
57.该第二初始化模块151包括开关t10、开关t11和开关t12，开关t10、开关t11和开关t12的控制端接收第二预充电控制信号eq2，开关t10的第一通路端连接目标输入输出点io，开关t11的第一通路端连接互补输入输出点io#，开关t10和开关t11的第二通路端连接参考电位vcc，开关t12的第一通路端连接目标输入输出点io，开关t12的第二通路端连接互补输入输出点io#。
58.在输入输出电路150的初始化阶段，第二预充电控制信号eq2控制开关t10和开关t11开启，通过参考电压vcc对目标输入输出点io和互补输入输出点io#充电，使得目标输入输出点io和互补输入输出点io#的电位为参考电位vcc。进一步，第二预充电控制信号eq2控制开关t12开启，使得目标输入输出点io和互补输入输出点io#的电位保持一致。在灵敏放大模块130放大互补位线对(bl/bl#)上读出的存储单元110存储的逻辑电平并将其拉至强“0”或强“1”之后，输入输出电路150可以通过互补输入输出线对(io/io#)与互补位线对(bl/bl#)相互连通，以完成读写操作。
59.可选地，上述的开关t10、开关t11和开关t12可以为nmos晶体管。
60.结合上述图1-图6，并参阅图7，图7是本技术提供的随机存储器一实施例的电位趋势示意图，以下以读操作(read)过程介绍本实施例中的动态随机存储器的工作过程，其包括precharge(预充电)阶段、access(访问)阶段、sense(灵敏放大)阶段和restore(恢复)阶段。
61.precharge阶段：
62.在这个阶段，首先会通过控制信号eq1，让开关t1、开关t2、开关t3处于导通状态，将目标位线bl和互补位线bl#上的电压稳定在vref上，假设vref＝vcc/2。然后进入到下一个阶段。
63.access阶段：
64.经过precharge阶段，目标位线bl和互补位线bl#上的电压已经稳定在vref，此时，通过控制字线wl(通过active指令给字线wl加电压)，将存储单元110中的访问开关导通。存储单元110中的存储电容中存储正电荷(例如如果存储单元110存储“1”，则电容公共单端的电压为vcc/2,另一端电压为vcc)会流向目标位线bl，继而目标位线bl的电压向上偏移到vref+。如果存储单元110存储“0”，则目标位线bl的电压向下偏移到vref-。然后进入到下一个阶段。
65.sense阶段：
66.假设存储单元110存储“1”：由于在access阶段，目标位线bl的电压向上偏移到vref+，且此时，san会被设定为逻辑“0”的强电位，sap则会被设定为逻辑“1”的强电位。由于存储单元110存储的“1”将目标位线bl的电压拉升到vref+，而互补位线bl#此时的电压仍为vref，因此图4中的开关t4会比开关t6更具导通性，互补位线bl#上的电压会更快由于t4导通而被san拉到逻辑“0”的强电位。由于t7的栅极此时为强“0”而导通，从而目标位线bl上的电压由于t7的导通也会更快被sap拉到逻辑“1”的强电位。接着开关t4和开关t7进入导通状态，开关t5和开关t6进入截止状态。最后，目标位线bl和互补位线bl#的电压都进入稳定状态，目标位线bl上的电压正确的呈现了存储单元110中的存储电容所存储的信息bit(“1”)。
67.假设存储单元110存储“0”：在access阶段，目标位线bl的电压向下偏移为vref-，由于互补位线bl#此时的电压仍为vref，因此图4中的开关t5会比开关t7更具导通性，互补位线bl#上的电压会更快由于t5导通而被sap拉到逻辑“1”的强电位。由于t6的栅极此时为强“0”而导通，从而目标位线bl上的电压由于t6的导通也会更快被san拉到逻辑“0”的强电位。接着开关t5和t6进入导通状态，开关t4和t7进入截止状态。最后，目标位线bl和互补位线bl#的电压都进入稳定状态，目标位线bl上的电压正确的呈现了存储单元110中的存储电容所存储的信息bit(“0”)。
68.restore阶段：
69.在完成sense阶段的操作后，目标位线bl线处于稳定的逻辑“1”或逻辑“0”的强电位，此时目标位线bl会对存储单元110中的存储电容进行充电或放电。经过特定的时间后，存储电容的电荷就可以恢复到读取操作前的状态。
70.最后，如图5所示，通过列选通信号产生电路控制ys信号，让开关t8和开关t9进入导通状态，将目标位线bl上的强“1”或强“0”信号输出到io line，外界就可以读取到具体的信息。值得注意的是，前述restore阶段是字线wl开启期间自动进行的，因此对于读操作来说，也可能是在ys信号的开启后，再进行restore操作。
71.上述过程描述了一个完整的read操作，write操作的前期流程和read操作是一样的，执行precharge阶段、access阶段、sense阶段和restore阶段操作。差异在于，在restore阶段包括write(写)阶段，且之后还会进行write recovery操作，具体如下：
72.如图5所示，通过列选通信号产生电路142控制列选择信号ys，让开关t8和开关t9进入导通状态，输入输出线io的信号会改写目标位线bl。此时如果是写入“0”，目标位线bl
会被拉到逻辑“0”电平，互补位线bl#则会被拉到逻辑“1”电平；如果是写入“1”，目标位线bl会被拉到逻辑“1”电平，互补位线bl#则会被拉到逻辑“0”电平。
73.之后再做write recovery：经过特定的时间(即twr)后，当存储单元110中的存储电容的电荷被目标位线bl上的电压放电到“0”状态或者充电到“1”状态时，就可以通过控制字线wl将存储单元110中的开关的截止，写入“0”或者“1”的操作就完成了。
74.随着晶体管尺寸的日益减小，市场对芯片速度的要求也越来越高，随机存储器(特别地是dram存储器)中有几项影响读写速度的关键参数，其中一项为trcd(ras to cas delay)，trcd指收到active命令(active命令的目的是将wl打开)之后可以收读写命令(read/write command)的最小时间间隔，ddr4 jedec标准中对trcd的要求为12.5ns。trcd包括图7所示的access阶段和sense阶段两部分，其中access阶段为字线(wl)的建立时间，sense阶段为灵敏放大模块130将存储单元110中的数据读取到互补位线对bl/bl#并放大的时间，本发明提出一种利用高电压驱动减少access阶段wl的建立时间，从而减小trcd的字线驱动电路。
75.参阅图8，图8是本技术提供的适用于随机存储器的字线驱动电路的一实施例的结构示意图。该字线驱动电路90包括第一电压产生模块91、第二电压产生模块92和第一选择器93。
76.其中，第一电压产生模块91用于产生第一电压vpp，其中，第一电压vpp为字线wl的预定驱动电压。举例而言，ddr4 jedec标准中规定预定驱动电压vpp＝2.5v+0.25/-0.125v,而随机存储器的作电压vdd＝1.20v+/-0.06v。
77.第二电压产生模块92用于产生第二电压vpph，其中，第二电压vpph大于第一电压vpp。
78.第一选择器93连接第一电压产生模块91和第二电压产生模块92，并接收控制信号com，以基于控制信号com而在第一时间段输出第二电压vpph驱动字线wl，从而使字线wl上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压vpp驱动字线wl，以维持字线wl的导通。
79.其中，第一时间段和第二时间段由控制信号com确定，例如第一时间段由控制信号com的有效脉冲宽度决定，如果控制信号com的有效电平为高电平，则第一时间段由控制信号com的高电平脉冲宽度决定。
80.在一应用场景中，结合图8和图9进行说明：当使能信号en下降沿触发，使能有效，此时，第一选择器93的控制端c接收到控制信号com时，在第一时间段t1内，控制信号com为高电平，则第一选择器93选择输出第二电压vpph驱动字线wl，从而使字线wl上的电压快速到达导通稳定电压。即，第一选择器93的第二输入端s2与输出端d导通。在第一时间段t1后的第二时间段t2，控制信号com为低电平，则第一选择器93选择输出第一电压vpp驱动字线wl，以维持字线wl的导通，即，第一选择器93的第一输入端s1与输出端d导通。则在图9中，字线wl上的电压会从第二电压vpph回落至第一电压vpp。
81.本领域技术人员可以理解的是，在其他实施例中，在第一时间段内，控制信号com为低电平，则第一选择器93选择输出第二电压vpph至字线wl，从而使字线wl上的电压到达导通稳定电压。在第一时间段后的第二时间段，控制信号com为高电平，则第一选择器93选择输出第一电压vpp驱动字线wl，以维持字线wl的导通。
82.在本实施例中，因第二电压vpph大于第一电压vpp，则可以利用第二电压vpph使字线wl上的电压快速到达导通稳定电压，加快字线wl的建立，并在第一时间段后的第二时间段输出第一电压vpp至字线，以维持字线wl的导通，进而能够减小随机存储器进行数据读取的时间，提高随机存储器工作速度。
83.参阅图10，图10是本技术提供的适用于随机存储器的字线驱动电路的一实施例的结构示意图。该字线驱动电路90包括第一电压产生模块91、第二电压产生模块92、第一选择器93和译码模块94。
84.其中，第一选择器93的第一输入端s1连接第一电压产生模块91，第一选择器93的第二输入端s2和第二电压产生模块92。第一选择器93的控制端c用于接收控制信号com。
85.译码模块94连接第一电压产生模块91和第二电压产生模块92，并接收字线地址信号ra，基于字线地址信号ra(row address)而输出工作电压vdd至第一电压产生模块91和第二电压产生模块92，使第一电压产生模块91和第二电压产生模块92基于工作电压vdd而分别产生第一电压vpp和第二电压vpph。
86.在一些实施例中，译码模块94可以基于字线地址信号ra，确定需要驱动的目标字线wl，并且可以保证是在译码模块94译码结束以后去驱动位线wl，保证时序的正确性。基于确定的目标字线wl，第一选择器93选择在第一时间段输出第二电压vpph至目标字线wl，从而使目标字线wl上的电压快速到达导通稳定电压，加快目标字线wl的建立；并在第一时间段后的第二时间段输出第一电压vpp至目标字线wl，以维持目标字线wl的导通，进而能够减小随机存储器进行数据读取的时间，提高随机存储器工作速度。
87.参阅图11，图11是本技术提供的适用于随机存储器的字线驱动电路的一实施例的结构示意图。该字线驱动电路90包括第一电压产生模块91、第二电压产生模块92、第一选择器93和控制信号产生模块95。
88.其中，其中，第一选择器93的第一输入端s1连接第一电压产生模块91，第一选择器93的第二输入端s2和第二电压产生模块92。控制信号产生模块95连接第一选择器93的控制端c，以产生并输出控制信号com至第一选择器93，其中第一时间段由控制信号com的有效脉冲(例如高电平脉冲)宽度决定。
89.在一应用场景中，控制信号产生模块95包括多个延迟提供单元(图未示)。其中，每个延迟提供单元用于提供一预设延时时段，多个延迟提供单元依次连接在一起，并基于测试信号而选择多个延迟提供单元中的部分提供对应的预设延时时段，控制信号com的有效脉冲宽度由选中的延迟提供单元提供的预设延时时段的组合决定。
90.其中，每一延迟单元均接收到相应的测试信号，并基于测试信号确定是否提供预设延时时段。由此，可以选择多个延迟提供单元中的对应数量的延迟单元来生成预设延时时段，进而组合成控制信号com的有效脉冲(例如高电平脉冲)。
91.在一些实施例中，延迟提供单元的数量可以是2个、3个或者4个。
92.在一些实施例中，参阅图12，以控制信号产生模块95包括2个延迟提供单元为例进行说明：控制信号产生模块95包括第一延时提供单元951和第二延时提供单元952。
93.其中，第一延时提供单元951基于第一测试信号test《0》而决定是否提供第一预设延时时段(delay 1)。
94.第二延时提供单元952连接第一延时提供单元951，以基于第二测试信号test《1》
而决定是否在第一延时提供单元951提供的输出信号上进一步提供第二预设延时时段(delay 2)，其中，第二延时提供单元952的输出信号作为控制信号com。
95.具体地，第一延时提供单元951可以包括第一延时电路9511和第二选择器9512。其中，第一延时电路9511用于提供第一预设延时时段(delay 1)。
96.其中，第二选择器9512的第一输入端s1接收初始控制信号cin，第二选择器9512的第二输入端s2通过第一延时电路9511接收初始控制信号cin，第二选择器9512的控制端c接收第一测试信号test《0》。
97.第二延时提供单元952可以包括第二延时电路9521和第三选择器9522。其中，第二延时电路9521用于提供第二预设延时时段(delay 2)。
98.其中，第三选择器9522的第一输入端s1通过第二延时电路9521连接至第二选择器9512的输出端d，第三选择器9522的第二输入端s2连接第二选择器9512的输出端d，第三选择器9522的控制端c接收第二测试信号test《1》。
99.在一应用场景中，响应于第一测试信号test《0》为0，第二测试信号test《1》为0，第一延时提供单元951不提供第一预设延时时段，第二延时提供单元952提供第二预设延时时段，第一时间段为第二预设延时时段。当第一测试信号test《0》为0，第二测试信号test《1》为0时，为电子熔丝中的默认状态。
100.即，在第一测试信号test《0》为0时，第一延时提供单元951选择将第二选择器9512的第一输入端s1接收的初始控制信号cin，由第二选择器9512的输出端d输出。在第二测试信号test《1》为0时，第二延时提供单元952选择将第三选择器9522的第一输入端s1接收的第二延时电路9521的输出信号由第三选择器9522的输出端d输出，即输出控制信号com。因第二延时电路9521用于提供第二预设延时时段(delay 2)，则控制信号com包含有第二预设延时时段(delay 2)。即，图9中的第一时间段t1此时为第二预设延时时段(delay 2)。
101.在另一应用场景中，响应于第一测试信号test《0》为1，第二测试信号test《1》为0，第一延时提供单元951提供第一预设延时时段，第二延时提供单元952提供第二预设延时时段，第一时间段为第一预设延时时段与第二预设延时时段之和。
102.即，在第一测试信号test《0》为1时，第一延时提供单元951选择将第二选择器9512的第二输入端s2接收的第一延时电路9511的输出信号由第二选择器9512的输出端d输出。在第二测试信号test《1》为0时，第二延时提供单元952中的第三选择器9522的输出端d将与第三选择器9522的第一输入端s1导通，即第三选择器9522的第一输入端s1的输入信号将作为控制信号com由第三选择器9522的输出端d输出。其中，因第二延时提供单元952接收包含第一预设延时时段的信号，并基于自身提供的第二预设延时时段的信号，则将预设延时时段的信号和第二预设延时时段的信号进行组合，将组合后的信号由第二延时提供单元952中的第三选择器9522的输出端d输出。即，图9中的第一时间段t1此时为第一预设延时时段与第二预设延时时段之和(delay1+delay2)。
103.在另一应用场景中，响应于第一测试信号test《0》为1，第二测试信号test《1》为1，第一延时提供单元951提供第一预设延时时段，第二延时提供单元952非提供第二预设延时时段，第一时间段为第一预设延时时段。
104.即，在第一测试信号test《0》为1时，第一延时提供单元951选择将第二选择器9512的第二输入端s2接收的第一延时电路9511的输出信号由第二选择器9512的输出端d输出。
在第二测试信号test《1》为1时，第二延时提供单元952中的第三选择器9522的输出端d将与第三选择器9522的第二输入端s2导通，即第三选择器9522的第二输入端s2的输入信号将作为控制信号com输出。即控制信号com中只包含第一预设延时时段。即，图9中的第一时间段t1此时为第一预设延时时段(delay1)。
105.在一些实施例中，第一时间段t1根据测试时采用第二电压vpph使字线wl上的电压达到导通稳定电压的所需时间而确定，根据第一时间段t1选择多个延迟提供单元中的部分，并基于选中的延迟提供单元提供的预设延时时段而组成第一时间段。在测试时，“字线wl上的电压达到导通稳定电压”的判断标准可以是wl上的电压被第二电压vpph驱动拉升至95％*vpph即可停止第二电压vpph驱动，但本发明并不局限于此，可以其它方式判断“字线wl上的电压达到导通稳定电压”，例如wl上的电压被第二电压vpph驱动拉升至95％*vpp且切换为第一电压vpp驱动时不会回落至90％*vpp即可。
106.多个(假设为n个)延迟提供单元对应的测试信号test《0》～test《n》分别烧录至随机存储器的电子熔丝中，以在测试后，使字线驱动电路90从电子熔丝中读取固化的测试信号，从而在第一时间段输出第二电压vpph驱动字线wl。每一延迟单元在进行字线驱动时，读取对应的测试信号，以根据测试信号确定是否提供预设延时时段。因多个延迟单元依次连接，则可以根据具体提供的至少一个预设延时时段确定出第一时间段t1。
107.由此，第一选择器93可以在第一时间段输出第二电压vpph驱动字线wl，从而使字线wl上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压vpp驱动字线wl，以维持字线wl的导通。
108.参阅图13，图13是本技术提供的适用于随机存储器的字线驱动电路的一实施例的结构示意图。该字线驱动电路90包括第一电压产生模块91、第二电压产生模块92、第一选择器93和控制信号产生模块(图未示)。
109.控制信号产生模块95连接第一选择器93，以产生并输出控制信号至第一选择器93。
110.其中，控制信号产生模块包括：比较单元953。
111.其中，比较单元953的一输入端接收导通稳定电压vpptarget，比较单元953的另一输入端连接至字线wl，比较单元953的输出端连接第一选择器93的控制端；其中，当字线wl反馈的电压小于导通稳定电压vpptarget时，比较单元953输出的控制信号com使第一选择器93选择输出第二电压vpph驱动字线wl。
112.当字线反馈的电压不小于导通稳定电压vpptarget时，比较单元953输出的控制信号com使第一选择器93选择输出第一电压vpp驱动字线wl。
113.其中，导通稳定电压vpptarget为第一电压vpp的95％，可以避免在切换回第一电压vpp驱动字线wl时，比较单元953会产生反复震荡。当然本发明不具体限制vpptarget的数值，只要是在第一电压vpp以下特别近接第一电压vpp的数值即可。
114.在本实施例中，利用比较单元953来监测字线wl的电压，以此控制第一选择器93的输出电压。并在字线wl反馈的电压小于导通稳定电压vpptarget时，使第一选择器93选择输出第二电压vpph驱动字线wl，使字线wl上的电压快速到达导通稳定电压，加快字线wl的建立；并在字线反馈的电压不小于导通稳定电压vpptarget时，使第一选择器93选择输出第一电压vpp至字线wl，以维持字线wl的导通，进而能够减小随机存储器进行数据读取的时间，
提高随机存储器900工作速度。
115.参阅图14，图14是本技术提供的随机存储器的结构示意图，该随机存储器900包括如上述任一实施中介绍的字线驱动电路90。
116.可选地，本实施例中的随机存储器900为dram(dynamic random access memory，动态随机存取存储器)。dram是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是“1”还是“0”。
117.结合上述实施例中的有益效果，因第二电压vpph大于第一电压vpp，则可以利用第二电压vpph驱动字线wl上的电压快速到达导通稳定电压，加快字线wl的建立，并在第一时间段后的第二时间段输出第一电压vpp驱动字线wl，以维持字线wl的导通，进而能够减小随机存储器进行数据读取的时间，提高随机存储器900工作速度。
118.本技术的实施例以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本技术各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。
119.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是根据本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。

技术特征：
1.一种适用于随机存储器的字线驱动电路，其特征在于，包括：第一电压产生模块，用于产生第一电压，其中，所述第一电压为字线的预定驱动电压；第二电压产生模块，用于产生第二电压，其中，所述第二电压大于所述第一电压；第一选择器，连接所述第一电压产生模块和所述第二电压产生模块，并接收控制信号，以基于所述控制信号而在第一时间段输出所述第二电压驱动所述字线，从而使所述字线上的电压到达导通稳定电压；并在所述第一时间段后的第二时间段输出所述第一电压驱动所述字线，以维持所述字线的导通。2.根据权利要求1所述的字线驱动电路，其特征在于，进一步包括：译码模块，连接所述第一电压产生模块和所述第二电压产生模块，并接收字线地址信号，基于所述字线地址信号而输出工作电压至所述第一电压产生模块和所述第二电压产生模块，使所述第一电压产生模块和所述第二电压产生模块基于所述工作电压而分别产生所述第一电压和所述第二电压。3.根据权利要求1所述的字线驱动电路，其特征在于，进一步包括：控制信号产生模块，连接所述第一选择器，以产生并输出所述控制信号至所述第一选择器，其中所述第一时间段由所述控制信号的有效脉冲宽度决定。4.根据权利要求3所述的字线驱动电路，其特征在于，所述控制信号产生模块包括：多个延迟提供单元，其中，每个延迟提供单元用于提供一预设延时时段，所述多个延迟提供单元依次连接在一起，并基于测试信号而选择所述多个延迟提供单元中的部分提供对应的预设延时时段，所述控制信号的所述有效脉冲宽度由选中的所述延迟提供单元提供的预设延时时段的组合决定。5.根据权利要求4所述的字线驱动电路，其特征在于，所述控制信号产生模块包括：第一延时提供单元，基于第一测试信号而决定是否提供第一预设延时时段；第二延时提供单元，连接所述第一延时提供单元，以基于第二测试信号而决定是否在所述第一延时提供单元提供的输出信号上提供第二预设延时时段，其中，所述第二延时提供单元的输出信号作为所述控制信号。6.根据权利要求5所述的字线驱动电路，其特征在于，所述第一延时提供单元，包括：第一延时电路，用于提供所述第一预设延时时段；第二选择器，其中，所述第二选择器的第一输入端接收初始控制信号，所述第二选择器的第二输入端通过所述第一延时电路接收所述初始控制信号，所述第二选择器的控制端接收所述第一测试信号；所述第二延时提供单元，包括：第二延时电路，用于提供所述第二预设延时时段；第三选择器，其中，所述第三选择器的第一输入端通过所述第二延时电路连接至所述第二选择器的输出端，所述第三选择器的第二输入端连接所述第二选择器的输出端，所述第三选择器的控制端接收所述第二测试信号；其中，响应于所述第一测试信号为0，所述第二测试信号为0，所述第一延时提供单元不提供所述第一预设延时时段，所述第二延时提供单元提供所述第二预设延时时段，所述第一时间段为所述第二预设延时时段；
响应于所述第一测试信号为1，所述第二测试信号为0，所述第一延时提供单元提供所述第一预设延时时段，所述第二延时提供单元提供所述第二预设延时时段，所述第一时间段为所述第一预设延时时段与所述第二预设延时时段之和；响应于所述第一测试信号为1，所述第二测试信号为1，所述第一延时提供单元提供所述第一预设延时时段，所述第二延时提供单元不提供所述第二预设延时时段，所述第一时间段为所述第一预设延时时段。7.根据权利要求4所述的字线驱动电路，其特征在于，所述第一时间段根据测试时采用所述第二电压驱动所述字线上的电压达到所述导通稳定电压的所需时间而确定，根据所述第一时间段选择所述多个延迟提供单元中的部分，并基于选中的所述延迟提供单元提供的预设延时时段而组成所述第一时间段；将用于选择所述多个延迟提供单元的所述测试信号烧录至所述随机存储器的电子熔丝中，以在测试后，使所述字线驱动电路从所述电子熔丝中读取固化的所述测试信号，从而在所述第一时间段输出所述第二电压至所述字线。8.根据权利要求3所述的字线驱动电路，其特征在于，所述控制信号产生模块包括：比较单元，其中，所述比较单元的一输入端接收所述导通稳定电压，所述比较单元的另一输入端连接至所述字线，所述比较单元的输出端连接所述第一选择器的控制端；其中，当所述字线反馈的电压小于所述导通稳定电压时，所述比较单元输出的所述控制信号使所述第一选择器选择输出所述第二电压驱动所述字线；当所述字线反馈的电压不小于所述导通稳定电压时，所述比较单元输出的所述控制信号使所述第一选择器选择输出所述第一电压驱动所述字线。9.根据权利要求1所述的字线驱动电路，其特征在于，所述导通稳定电压为所述第二电压的95％。10.一种随机存储器，其特征在于，包括如权利要求1-9任意一项所述的字线驱动电路。

技术总结
本申请公开了适用于随机存储器的字线驱动电路及随机存储器，该字线驱动电路，包括：第一电压产生模块，用于产生第一电压，其中，第一电压为字线的预定驱动电压；第二电压产生模块，用于产生第二电压，其中，第二电压大于第一电压；第一选择器，连接第一电压产生模块和第二电压产生模块，并接收控制信号，以基于控制信号而在第一时间段输出第二电压驱动字线，从而使字线上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压驱动字线，以维持字线的导通。通过上述方式，能够加快字线的建立，减小随机存储器进行数据读取的时间，提高随机存储器工作速度。提高随机存储器工作速度。提高随机存储器工作速度。


技术研发人员：侯志彬 吴苗苗
受保护的技术使用者：西安格易安创集成电路有限公司
技术研发日：2022.01.06
技术公布日：2023/7/22