一种自校准比较器电路、工作方法、集成电路和电子设备与流程

1.本技术涉及集成电路技术领域，具体而言，涉及一种自校准比较器电路、工作方法、集成电路和电子设备。


背景技术：

2.比较器使用广泛，是最常见的电路之一。在很多应用中，如信号识别、电机控制等，对比较器的延迟特性有着较为严格的要求，尤其是比较器的上升延迟和下降延迟，希望尽可能的保持一致。但由于受到工艺偏差等因素的影响，而比较器输出级的上拉能力和下拉能力会出现差异，这样的差异，会导致其输出信号与输入信号相比，上升延迟和下降延迟有所不同。
3.例如，用比较器去比较某一输入信号，理想比较器的上升延迟和下降延迟一致，因此理想输出信号的高电平时间和低电平时间不会发生改变。
4.如果比较器输出级的上拉能力强于下拉能力，上升延迟就会小于下降延迟，导致输出信号的高电平时间被扩大。在一些应用中，该现象会导致问题的出现，比如，在使用比较器进行信号识别时，如果比较器的上升延迟和下降延迟有较大差异，就有可能导致识别出的信号占宽比发生较大的变化，从而无法满足信号的时序要求。


技术实现要素：

5.本技术提供一种自校准比较器电路、工作方法、集成电路和电子设备，可自动校准比较器的上升延迟和下降延迟，使它们保持一致，并选择上升延迟和下降延迟中最小的延迟作为校准值。
6.根据本技术的一方面，提供一种自校准比较器电路，包括：比较器，将输入信号差分输出为第一信号和第二信号；缓冲器，将所述第一信号和所述第二信号整形输出为第三信号和第四信号；鉴相器，检测所述第三信号和所述第四信号的相位差，并根据所述相位差输出校准信号；沿校准电路，将所述第三信号和所述第四信号转换为第五信号，并且使所述第五信号的上升沿或下降沿对准所述校准信号的下降沿。
7.根据一些实施例，所述第一信号和所述第二信号振幅相同、相位相反。
8.根据一些实施例，所述第一信号和所述第二信号存在上升延迟和下降延迟，且所述第一信号和所述第二信号的上升延迟和下降延迟存在差异。
9.根据一些实施例，所述第三信号和所述第四信号的上升延迟和下降延迟与所述第一信号和所述第二信号的上升延迟和下降延迟相同，且存在所述相位差。
10.根据一些实施例，所述校准信号的高电平或低电平为所述相位差。
11.根据一些实施例，所述校准信号的脉冲宽度为所述第一信号和所述第二信号的上升延迟和下降延迟的时间差。
12.根据一些实施例，所述沿校准电路，在所述校准信号处于低电平时工作；在所述校准信号处于高电平时保持之前的状态。
13.根据一些实施例，所述第五信号为单端信号且所述第五信号的上升延迟和下降延迟相等。
14.根据一些实施例，所述第五信号的上升延迟和下降延迟均为所述第一信号和所述第二信号的上升延迟和下降延迟中的较大值。
15.根据一些实施例，所述比较器电路还包括：位移器，对所述第五信号的周期进行校准，并输出为输出信号。
16.根据一些实施例，所述位移器将所述第一信号和所述第二信号的上升延迟和下降延迟中的较小值为所述输出信号相对于所述输入信号的校准值。
17.根据本技术的一方面，提供一种自校准比较器电路的工作方法，包括：将输入信号差分输出为第一信号和第二信号；将所述第一信号和所述第二信号整形输出为第三信号和第四信号；检测所述第三信号和所述第四信号的相位差，并根据所述相位差输出校准信号；将所述第三信号和所述第四信号转换为第五信号，并校准所述第五信号的上升延迟和下降延迟；调整所述第五信号的周期并输出为输出信号。
18.根据一些实施例，调整所述第五信号的周期并输出为输出信号，包括：将所述第五信号的上升沿和下降沿提前一个所述校准信号的脉冲宽度，生成所述输出信号。
19.根据本技术的一方面，提供一种集成电路，包括如前所述的比较器电路。
20.根据本技术的一方面，提供一种电子设备，包括如前所述的比较器电路或前述的集成电路。
21.根据本技术的实施例，可通过沿校准电路将比较器输出的上升延迟和下降延迟自动校准并且保持一致，并通过位移器选择最小延迟作为校准值，使得输出信号可满足相应的时序要求。
22.应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本技术。
附图说明
23.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例。
24.图1示出一种比较器的理想输出与实际输出的对比示意图。
25.图2示出根据本技术示例实施例的一种自校准比较器电路的示意图。
26.图3示出根据本技术示例实施例的一种自校准比较器电路的工作方法流程图。
27.图4示出根据本技术示例实施例的自校准比较器电路的工作的信号时序图。
28.图5示出根据本技术示例实施例的一种自校准比较器电路的电路图。
29.图6示出根据本技术示例实施例的自校准比较器电路位移器的工作的信号时序图。
具体实施方式
30.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本技术将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示
相同或类似的部分，因而将省略对它们的重复描述。
31.所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有这些特定细节中的一个或更多，或者可以采用其它的方式、组元、材料、装置或操作等。在这些情况下，将不详细示出或描述公知结构、方法、装置、实现、材料或者操作。
32.附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
33.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
34.本技术提供一种比较器电路、集成电路和电子设备，可用于自动校准比较器的上升延迟和下降延迟，并使上升延迟和下降延迟保持一致。
35.下面将参照附图，对根据本技术实施例的一种比较器电路进行详细说明。
36.图1示出一种比较器的理想输出与实际输出的对比示意图。
37.如图1所示，输入信号为方波信号，通过比较器比较输入信号并输出。
38.理想状态下，比较器输出级的上拉能力与下拉能力一致，因此比较器的上升延迟t
dr
和下降延迟t
df
一致，而输出信号的高电平时间th和低电平时间t
l
与输入信号相比也不会发生改变，输出信号的占宽比不变。
39.实际状态下，比较器输出级的上拉能力与下拉能力不一致，导致输出信号的波形与输入信号的波形相比存在差异。例如，比较器上拉能力强于下拉能力，如图1所示，使得上升延迟t
dr
小于下降延迟t
df
，从而输出信号的高电平时间th增大，低电平时间t
l
减小，造成输出信号的占宽比与输入信号相比发生较大变化。
40.图2示出根据本技术示例实施例的一种自校准比较器电路的示意图。
41.如图2所示，比较器系统包括比较器101、缓冲器102、鉴相器103、沿校准电路104和位移器105。
42.比较器101为差分比较器，用于将正相输入端的输入信号v
ip
差分为第一信号v
op
和第二信号v
on
。
43.根据一些实施例，第一信号v
op
和第二信号v
on
振幅相同，相位相反，即v
on
上升的同时，v
op
下降；或v
on
下降的同时，v
op
上升。
44.由于比较器输出的上拉能力和下拉能力不同，因此比较器输出的第一信号v
op
和第二信号v
on
的上升延迟和下降延迟有差异，且v
op
和v
on
之间存在一定的相位差。
45.缓冲器102，用于将比较器101输出的第一信号v
op
和第二信号v
on
的波形整形为上升沿和下降沿较为陡峭的波形，并输出为第三信号v
op1
和第四信号v
on1
。
46.显而易见地，第三信号v
op1
和第四信号v
on1
的上升延迟和下降延迟即为第一信号v
op
和第二信号v
on
的上升延迟和下降延迟，并且v
op1
和v
on1
间的相位差即为v
op
和v
on
之间的相位
差。
47.鉴相器103接收第三信号v
op1
和第四信号v
on1
，检测出v
op1
和v
on1
间的相位差，并根据v
op1
和v
on1
间的相位差生成校准信号v
of
。
48.根据一些实施例，校准信号v
of
的高电平或低电平即为v
op1
和v
on1
间的相位差，在本技术的示例实施例中，v
of
的高电平为v
op1
和v
on1
间的相位差。
49.另外，校准信号v
of
的脉冲宽度为第一信号v
op
和第二信号v
on
的上升延迟时间和下降延迟时间的差值。
50.沿校准电路104接收第三信号v
op1
和第四信号v
on1
以及校准信号v
of
，并根据校准信号v
of
将第三信号v
op1
和第四信号v
on1
转换为第五信号v
oc
。
51.根据一些实施例，第五信号v
oc
为单端信号。
52.根据本技术的示例实施例，沿校准电路104在校准信号v
of
处于低电平时工作，在校准信号v
of
处于高电平时，保持校准信号v
of
在此高电平的前一个低电平时的工作状态。
53.将第三信号v
op1
和第四信号v
on1
的上升沿或下降沿对准校准信号v
of
的下降沿，得到第五信号v
oc
。
54.根据一些实施例，第五信号v
oc
的上升延迟和下降延迟相等且均为第一信号v
op
和第二信号v
on
的上升延迟和下降延迟中的较大值。
55.位移器105接收第五信号v
oc
，并将第五信号v
oc
波形的上升沿和下降沿提前一个校准信号v
of
的脉冲宽度，得到输出信号v
out
的波形。
56.根据一些实施例，输出信号v
out
的上升延迟和下降延迟相等，并且相对于输入信号，输出信号v
out
的上升延迟和下降延迟为第一信号v
op
和第二信号v
on
的上升延迟和下降延迟中的较小值。
57.图3示出根据本技术示例实施例的一种自校准比较器电路的工作方法流程图。
58.如图3所示，在s201，将输入信号差分输出为第一信号和第二信号。
59.根据一些实施例，通过比较器将输入信号差分为第一信号v
op
和第二信号v
on
且两者相位相反。
60.在s203，将第一信号和第二信号整形输出为第三信号和第四信号。
61.根据一些实施例，缓冲器将第一信号v
op
和第二信号v
on
整形为上升沿和下降沿较为陡峭的第三信号v
op1
和第四信号v
on1
。
62.第三信号v
op1
和第四信号v
on1
的上升延迟和下降延迟与第一信号v
op
和第二信号v
on
的上升延迟和下降延迟相同，且存在相位差。
63.在s205，检测第三信号和第四信号的相位差，并根据相位差输出校准信号。
64.通过鉴相器检测出第三信号v
op1
和第四信号v
on1
的相位差，并以此相位差作为校准信号v
of
的高电平。
65.根据一些实施例，第三信号v
op1
和第四信号v
on1
的相位差也可作为校准信号v
of
的低电平。
66.校准信号v
of
的脉冲宽度为为第一信号v
op
和第二信号v
on
的上升延迟时间和下降延迟时间的差值。
67.在s207，将第三信号和第四信号转换为第五信号，并校准第五信号的上升延迟和下降延迟。
68.根据一些实施例，沿校准电路将差分的第三信号v
op1
和第四信号v
on1
转换为单端的第五信号v
oc
，且第五信号v
oc
的上升延迟和下降延迟相等。
69.在s209，调整第五信号的周期并输出为输出信号。
70.根据一些实施例，位移器将第五信号v
oc
上升沿和下降沿提前一个校准信号v
of
的脉冲宽度，得到输出信号v
out
。
71.图4示出根据本技术示例实施例的自校准比较器电路的工作的信号时序图。
72.如图4所示，根据一些实施例，比较器反相输入端的输入信号v
in
为一个参考电压，正相输入端的输入信号v
ip
为一个方波信号。
73.比较器输出级输出差分信号v
op
和v
on
，且v
op
和v
on
振幅相同，相位相反。
74.根据一些实施例，比较器输出级的上拉能力与下拉能力存在差异，在本技术示例实施例中，比较器输出级的上拉能力强于下拉能力，因此v
op
和v
on
的上升延迟时间t
rd
小于下降延迟时间t
rf
。
75.通过缓冲器对v
op
和v
on
进行整形，得到上升沿和下降沿较为陡峭的信号v
op1
和v
on1
，且v
op1
和v
on1
振幅相同，相位相反。
[0076]vop1
和v
on1
的上升延迟时间即为v
op
和v
on
的上升延迟时间t
rd
，下降延迟时间即为v
op
和v
on
的下降延迟时间t
rf
。
[0077]
由图4可知，缓冲器在接近电压摆幅中间点的位置反转，相位相反的v
op1
和v
on1
之间出现了沿的时差td，即上升延迟时间t
rd
与下降延迟时间t
rf
的差值为时差td，时差td＝t
rf-t
rd
。
[0078]
鉴相器检测出v
op1
和v
on1
之间的相位差以及时差td，形成校准信号v
of
。
[0079]
根据一些实施例，校准信号v
of
为一个脉冲，其高电平为v
op1
和v
on1
之间的相位差，宽度为时差td。
[0080]
沿校准电路使用校准信号v
of
，将v
op1
和v
on1
转换为上升延迟时间与下降延迟时间相等的单端输出信号v
oc
。
[0081]
位移器将信号v
oc
波形的上升沿和下降沿提前了td，得到输出信号v
out
，而输出信号v
out
相对于输入信号v
ip
延迟了t
rd
。
[0082]
由于t
rd
小于t
rf
，所以在本技术的实施例中，选择了比较器输出的上升延迟与下降延迟中的最小延迟作为校准值。
[0083]
图5示出根据本技术示例实施例的一种自校准比较器电路的电路图。
[0084]
如图5所示，本技术实施例的比较器系统包括比较器、缓冲器、鉴相器、沿校准电路和位移器。
[0085]
一般地，比较器、缓冲器及鉴相器均为集成电路元件，处于同一芯片内部，其设计方法较多，本技术中不作详细描述。
[0086]
沿校准电路由m0-m3组成，其中，m0的第一端接地，第二端与信号v
op1
正相连接，第三端与m1连接；m1的第一端与m0的第三端连接，第二端与信号v
of
反相连接，第三端与m2和信号v
oc
输出端连接；m2的第一端与m1的第三端和信号v
oc
输出端连接，第二端与信号v
of
正相连接，第三端与m3连接；m3的第一端与m2的第三端连接，第二端与信号v
on1
反相连接，第三端接地。
[0087]
m1接v
of
的反相输出，m2接v
of
的同相输出，m0接v
op1
的同相输出，m3接v
on1
的反相输
出。
[0088]
当校准信号v
of
处于高电平状态时，即v
op1
和v
on1
的上升沿和下降沿存在时间差，m1和m2关断，v
oc
节点形成高阻抗，v
oc
电压保持之前状态不变。
[0089]
当校准信号v
of
处于低电平状态时，m1和m2导通，v
op1
和v
on1
相位相反且反向输出的相位相同，如果v
op1
处于高电平，则v
oc
输出为高电平；如果v
op1
处于低电平，则v
oc
输出为低电平。
[0090]
例如，如图4所示的t1时段，v
op1
由低电平转为高电平，鉴相器检测出v
op1
的上升沿和下降沿之间存在时间差，校准信号v
of
输出高电平，则v
oc
保持之前的状态，输出低电平。
[0091]
在经过一个时间段t
rd
+td＝t
rf
后，进入t2时段，校准信号v
of
输出为低电平，沿校准电路进入工作状态，v
oc
跟随v
op1
的高电平也输出为高电平。
[0092]
进入t3时段，v
op1
由高电平转为低电平，鉴相器检测出v
op1
的上升沿和下降沿之间存在时间差，校准信号v
of
输出高电平，则v
oc
保持之前的状态，输出高电平。
[0093]
在经过一个时间段t
rf
后，进入t4时段，校准信号v
of
输出为低电平，v
oc
跟随v
op1
的低电平也输出为低电平。
[0094]
由此可见，沿校准电路将v
oc
的上升延迟和下降延迟统一为t
rf
，即v
op
和v
on
的上升延迟t
rd
和下降延迟t
rf
中的最大值。
[0095]
位移器包括下降沿延迟检测电路和上升沿延迟检测电路，用于将v
oc
的下降沿延迟v
fe
和上升沿延迟v
re
进行分离。
[0096]
其中，下降沿延迟检测电路与沿校准电路输出的信号v
oc
和校准信号v
of
连接，并输出下降沿延迟v
fe
。
[0097]
上升沿延迟检测电路与校准信号v
of
和下降沿延迟检测电路的输出端连接，并输出上升沿延迟v
re
。
[0098]
位移器还包括上升沿位移电路和下降沿位移电路，其中，上升沿位移电路与沿校准电路输出的信号v
oc
和上升沿延迟检测电路的输出端连接，并输出经过上升沿位移处理的信号v
oc1
。
[0099]
下降沿位移电路与降沿延迟检测电路的输出端和信号v
oc1
连接，并输出最终的输出信号v
out
。
[0100]
下降沿延迟v
fe
和上升沿延迟v
re
的脉冲宽度均为td，将v
oc
的上升沿和下降沿通过上升沿位移电路和下降沿位移电路向前位移td，获得输出信号v
out
。
[0101]
输出信号v
out
与输入信号相比，仅有最小的延迟时间t
rd
，如图6所示。
[0102]
另外，位移器也可通过以下的组合逻辑实现：
[0103]vfe
＝v
oc
+v
of
[0104]vre
＝v
fe
+v
of
[0105]voc1
＝v
oc
+v
re
[0106]vout
＝v
oc1
+v
fe
[0107]
通过改变组合逻辑的布尔代数法可实现相同的逻辑功能。
[0108]
根据本技术的一些实施例，本技术的技术方案可自动校准比较器输出信号的上升延迟和下降延迟，并使上升延迟和下降延迟保持一致，同时选择最小延迟作为校准值，使得输出信号可满足相应的时序要求。
[0109]
以上对本技术实施例进行了详细介绍，以上实施例的说明仅用于帮助理解本技术的方法及其核心思想。同时，本领域技术人员依据本技术的思想，基于本技术的具体实施方式及应用范围上做出的改变或变形之处，都属于本技术保护的范围。综上所述，本说明书内容不应理解为对本技术的限制。

技术特征：
1.一种自校准比较器电路，其特征在于，包括：比较器，将输入信号差分输出为第一信号和第二信号；缓冲器，将所述第一信号和所述第二信号整形输出为第三信号和第四信号；鉴相器，检测所述第三信号和所述第四信号的相位差，并根据所述相位差输出校准信号；沿校准电路，将所述第三信号和所述第四信号转换为第五信号，并且使所述第五信号的上升沿或下降沿对准所述校准信号的下降沿。2.根据权利要求1所述的电路，其特征在于，所述第一信号和所述第二信号振幅相同、相位相反。3.根据权利要求1所述的电路，其特征在于，所述第一信号和所述第二信号存在上升延迟和下降延迟，且所述第一信号和所述第二信号的上升延迟和下降延迟存在差异。4.根据权利要求1所述的电路，其特征在于，所述第三信号和所述第四信号的上升延迟和下降延迟与所述第一信号和所述第二信号的上升延迟和下降延迟相同，且存在所述相位差。5.根据权利要求1所述的电路，其特征在于，所述校准信号的高电平或低电平为所述相位差。6.根据权利要求1所述的电路，其特征在于，所述校准信号的脉冲宽度为所述第一信号和所述第二信号的上升延迟和下降延迟的时间差。7.根据权利要求1所述的电路，其特征在于，所述沿校准电路，在所述校准信号处于低电平时工作；在所述校准信号处于高电平时保持之前的状态。8.根据权利要求1所述的电路，其特征在于，所述第五信号为单端信号且所述第五信号的上升延迟和下降延迟相等。9.根据权利要求8所述的电路，其特征在于，所述第五信号的上升延迟和下降延迟均为所述第一信号和所述第二信号的上升延迟和下降延迟中的较大值。10.根据权利要求1所述的电路，其特征在于，还包括：位移器，对所述第五信号的周期进行调整，并输出为输出信号。11.根据权利要求10所述的电路，其特征在于，所述位移器将所述第一信号和所述第二信号的上升延迟和下降延迟中的较小值作为所述输出信号相对于所述输入信号的校准值。12.一种自校准比较器电路的工作方法，其特征在于，包括：将输入信号差分输出为第一信号和第二信号；将所述第一信号和所述第二信号整形输出为第三信号和第四信号；检测所述第三信号和所述第四信号的相位差，并根据所述相位差输出校准信号；将所述第三信号和所述第四信号转换为第五信号，并校准所述第五信号的上升延迟和下降延迟；调整所述第五信号的周期并输出为输出信号。13.根据权利要求12所述的方法，其特征在于，调整所述第五信号的周期并输出为输出信号，包括：将所述第五信号的上升沿和下降沿提前一个所述校准信号的脉冲宽度，生成所述输出
信号。14.一种集成电路，其特征在于，包括如权利要求1-11中任一项所述的比较器电路。15.一种电子设备，其特征在于，包括如权利要求1-11中任一项所述的比较器电路或如权利要求14所述的集成电路。

技术总结
本申请提供一种自校准比较器电路、工作方法、集成电路和电子设备，涉及集成电路技术领域。一种自校准比较器电路，包括：比较器，将输入信号差分输出为第一信号和第二信号；缓冲器，将所述第一信号和所述第二信号整形输出为第三信号和第四信号；鉴相器，检测所述第三信号和所述第四信号的相位差，并根据所述相位差输出校准信号；沿校准电路，将所述第三信号和所述第四信号转换为第五信号，并且使所述第五信号的上升沿和下降沿分别对准所述校准信号的下降沿。根据本申请实施例的比较器电路，可自动校准上升延迟和下降延迟，并使上升延迟和下降延迟保持一致。下降延迟保持一致。下降延迟保持一致。


技术研发人员：张弛 赵辉
受保护的技术使用者：国民技术股份有限公司
技术研发日：2022.01.06
技术公布日：2023/7/22