高电子迁移率晶体管及其制作方法与流程

1.本发明涉及一种高电子迁移率晶体管及其制作方法。


背景技术：

2.以氮化镓基材料(gan-based materials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽能隙、高击穿电压、高电子迁移率、大弹性模数(elastic modulus)、高压电与压阻系数(high piezoelectric and piezoresistive coefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通信元件等应用的元件的制作。


技术实现要素：

3.本发明一实施例揭露一种制作高电子迁移率晶体管(high electron mobility transistor,hemt)的方法，其主要先形成一缓冲层于一基底上，然后形成一阻障层于该缓冲层上，形成一p型半导体层于该阻障层上，形成一压缩应力层于该p型半导体层一侧，再形成一拉伸应力层于该p型半导体层另一侧。
4.本发明另一实施例揭露一种高电子迁移率晶体管(high electron mobility transistor,hemt)，其主要包含一缓冲层设于基底上、一阻障层设于该缓冲层上、一p型半导体层设于该阻障层上、一压缩应力层设于p型半导体层一侧以及一拉伸应力层设于p型半导体层另一侧。
附图说明
5.图1至图7为本发明一实施例制作高电子迁移率晶体管的方法示意图。
6.主要元件符号说明
7.12:基底
8.14:缓冲层
9.16:阻障层
10.18:p型半导体层
11.20:保护层
12.22:压缩应力层
13.24:栅极电极
14.26:拉伸应力层
15.28:图案化掩模
16.30:介电层
17.32:源极电极
18.34:漏极电极
具体实施方式
19.请参照图1至图7，图1至图7为本发明一实施例制作高电子迁移率晶体管的方法示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本发明其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,soi)基底。
20.然后于基底12表面形成一选择性核晶层(nucleation layer)(图未示)以及一缓冲层14。在一实施例中，核晶层较佳包含氮化铝而缓冲层14包含iii-v族半导体例如氮化镓，其厚度可藉于0.5微米至10微米之间。在一实施例中，可利用分子束外延制作工艺(molecular-beam epitaxy,mbe)、有机金属气相沉积(metal organic chemical vapor deposition,mocvd)制作工艺、化学气相沉积(chemical vapor deposition,cvd)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,hvpe)制作工艺或上述组合于基底12上形成缓冲层14。
21.接着可选择性于缓冲层14表面形成一非刻意掺杂(unintentionally doped)缓冲层(图未示)。在本实施例中，非刻意掺杂缓冲层较佳包含iii-v族半导体，例如氮化镓或更具体而言非刻意掺杂氮化镓。在一实施例中，可利用分子束外延制作工艺(molecular-beam epitaxy,mbe)、有机金属气相沉积(metal organic chemical vapor deposition,mocvd)制作工艺、化学气相沉积(chemical vapor deposition,cvd)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,hvpe)制作工艺或上述组合于缓冲层14上形成非刻意掺杂缓冲层。
22.随后形成一阻障层16于非刻意掺杂缓冲层或缓冲层14表面。在本实施例中阻障层16较佳包含iii-v族半导体例如n型氮化铝镓(al
x
ga
1-x
n)，其中0《x《1，阻障层16较佳包含一由外延成长制作工艺所形成的外延层，且阻障层16可包含硅或锗的掺质。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,mbe)、有机金属气相沉积(metal organic chemical vapor deposition,mocvd)制作工艺、化学气相沉积(chemical vapor deposition,cvd)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,hvpe)制作工艺或上述组合于缓冲层14上形成阻障层16。
23.接着依序形成一p型半导体层18以及一保护层20于阻障层16上，再利用光刻及蚀刻制作工艺去除部分保护层20与部分p型半导体层18。在一实施例中，p型半导体层18较佳包含p型氮化镓，且可利用分子束外延制作工艺(molecular-beam epitaxy,mbe)、有机金属气相沉积(metal organic chemical vapor deposition,mocvd)制作工艺、化学气相沉积(chemical vapor deposition,cvd)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,hvpe)制作工艺或上述组合于阻障层16表面形成p型半导体层18。保护层20则较佳包含金属氮化物例如氮化钛(titanium nitride,tin)，但不局限于此。
24.如图2所示，随后形成一压缩应力层22于阻障层16上并全面覆盖保护层20及p型半导体层18，包括覆盖保护层20顶表面与p型半导体层18侧壁。在本实施例中，压缩应力层22较佳由氮化硅所构成，压缩应力层22的厚度约100纳米，且压缩应力层22的氮氢键结对硅氢键结比例较佳介于1至5。
25.如图3所示，然后利用一图案化掩模(图未示)如图案化光致抗蚀剂为掩模进行一蚀刻制作工艺去除p型半导体层18一侧例如靠近后续源极电极端的压缩应力层22，使剩余
的压缩应力层22仅设于p型半导体层18另一侧，或更具体而言靠近后续漏极电极端的那一侧，其中剩余的压缩应力层22顶表面较佳切齐保护层20顶表面但不排除略低于保护层20顶表面。
26.接着如图4所示，形成一栅极电极24于保护层20上，其中栅极电极24较佳由萧特基金属所构成。依据本发明一实施例，栅极电极24可包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physical vapor deposition,pvd)制作工艺、化学气相沉积制作工艺(chemical vapor deposition,cvd)制作工艺、或上述组合于阻障层16、保护层20以及压缩应力层22上形成导电材料，然后再利用单次或多次蚀刻将电极材料图案化以形成栅极电极24。
27.如图5所示，随后形成一拉伸应力层26并全面覆盖阻障层16、栅极电极24以及p型半导体层18一侧的压缩应力层22。在本实施例中，拉伸应力层26较佳由氮化硅所构成，拉伸应力层26的厚度约100纳米，且拉伸应力层26的氮氢键结对硅氢键结比例较佳介于5至20。
28.如图6所示，然形成一图案化掩模28如图案化光致抗蚀剂于栅极电极24正上方以及栅极电极24一侧例如后续靠近源极电极端的一侧，再利用图案化掩模28为掩模进行一蚀刻制作工艺去除栅极电极24另一侧的拉伸应力层26并暴露出下方的压缩应力层22顶表面。
29.如图7所示，随后先去除图案化掩模28，形成另一由氧化硅所构成的介电层30于拉伸应力层26与压缩应力层22上，再形成源极电极32与漏极电极34于栅极电极24两侧。在本实施例中，可先进行一光刻及蚀刻制作工艺去除栅极电极24两侧的部分介电层30、部分拉伸应力层26、部分压缩应力层22以及部分阻障层16形成二凹槽，再分别形成源极电极32与漏极电极34于栅极电极24两侧。从结构上来看，源极电极32较佳设于接触拉伸应力层26旁并接触拉伸应力层26而漏极电极34则较佳设于压缩应力层22旁并接触压缩应力层22，或从另一角度来看拉伸应力层26是设于栅极电极24与源极电极32之间而压缩应力层22则设于栅极电极24与漏极电极34之间。
30.在本实施例中，栅极电极24、源极电极32以及漏极电极34较佳由金属所构成，其中有别于栅极电极24较佳由萧特基金属所构成，源极电极32与漏极电极34较佳由欧姆接触金属所构成。依据本发明一实施例，栅极电极24、源极电极32及漏极电极34可各自包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physical vapor deposition,pvd)制作工艺、化学气相沉积制作工艺(chemical vapor deposition,cvd)制作工艺、或上述组合于上述凹槽内形成导电材料，然后再利用单次或多次蚀刻将电极材料图案化以形成源极电极32与漏极电极34。至此即完成本发明一实施例的一高电子迁移率晶体管的制作。
31.综上所述，本发明主要先形成p型半导体层以及栅极电极于缓冲层与阻障层上，然后于栅极电极一侧如靠近漏极电极端的阻障层上形成一压缩应力层，接着于栅极电极另一侧如靠近源极电极端的阻障层上形成一拉伸应力层，其中压缩应力层与拉伸应力层的厚度约略相同。依据本发明的优选实施例，将压缩应力层与拉伸应力层分别设于栅极电极两侧并以此对沟道区或二维电子气(two-dimensional electron gas,2deg)施加应力可较现有高电子迁移率晶体管提升载流子移动约66％，降低开启电阻值(ron)约2.7倍并提供较大截止频率(cut-off frequency,f
t
)。
32.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

技术特征：
1.一种制作高电子迁移率晶体管(high electron mobility transistor,hemt)的方法，其特征在于，包含：形成缓冲层于基底上；形成阻障层于该缓冲层上；形成p型半导体层于该阻障层上；形成压缩应力层于该p型半导体层一侧；以及形成拉伸应力层于该p型半导体层另一侧。2.如权利要求1所述的方法，还包含：形成保护层于该p型半导体层上；形成该压缩应力层于该保护层以及该阻障层上；去除部分该压缩应力层；形成栅极电极于该保护层上；形成该拉伸应力层于该阻障层、该栅极电极以及该压缩应力层上；去除部分该拉伸应力层；以及形成源极电极于该栅极电极一侧；以及形成漏极电极于该栅极电极另一侧。3.如权利要求2所述的方法，其中该拉伸应力层设于该栅极电极以及该源极电极之间。4.如权利要求2所述的方法，其中该压缩应力层设于该栅极电极以及该漏极电极之间。5.如权利要求1所述的方法，其中该压缩应力层包含氮化硅。6.如权利要求1所述的方法，其中该拉伸应力层包含氮化硅。7.一种高电子迁移率晶体管(high electron mobility transistor,hemt)，其特征在于，包含：缓冲层，设于基底上；阻障层，设于该缓冲层上；p型半导体层，设于该阻障层上；压缩应力层，设于该p型半导体层一侧；以及拉伸应力层，设于该p型半导体层另一侧。8.如权利要求7所述的高电子迁移率晶体管，还包含：保护层，设于该p型半导体层上；栅极电极，设于该保护层上；以及源极电极以及漏极电极，设于该栅极电极两侧。9.如权利要求8所述的高电子迁移率晶体管，其中该拉伸应力层设于该栅极电极以及该源极电极之间。10.如权利要求8所述的高电子迁移率晶体管，其中该压缩应力层设于该栅极电极以及该漏极电极之间。11.如权利要求7所述的高电子迁移率晶体管，其中该压缩应力层包含氮化硅。12.如权利要求7所述的高电子迁移率晶体管，其中该拉伸应力层包含氮化硅。

技术总结
本发明公开一种高电子迁移率晶体管及其制作方法，其中该制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法主要包括：先形成一缓冲层于一基底上，然后形成一阻障层于该缓冲层上，形成一P型半导体层于该阻障层上，形成一压缩应力层于该P型半导体层一侧，再形成一拉伸应力层于该P型半导体层另一侧。半导体层另一侧。半导体层另一侧。


技术研发人员：杨柏宇
受保护的技术使用者：联华电子股份有限公司
技术研发日：2022.01.14
技术公布日：2023/7/26