一种LED外延结构及其制备方法与流程

一种led外延结构及其制备方法
技术领域
1.本发明涉及发光二极管领域，尤其涉及一种led外延结构及其制备方法。


背景技术：

2.近来年，iii-v族氮化物由于其优异的物理和化学特性(直接宽带隙、高热导率、高电子饱和速率、强化学稳定性等)，在电学、光学领域受到极大关注。其中，量子点结构(qds)以其较低的位错密度、较弱的极化电场、较强的电子束缚能力等优势，广泛应用于量子点发光二极管、单电子晶体管等。此外，量子点结构还可极大地降低激光的阈值电流，在激光器应用方面也有不可估量的前景。
3.然而，现实应用过程中，由于材料、结构以及工艺的限制，量子点结构的大规模应用依旧存在许多问题。比如如何生长高晶体质量、尺寸均匀的量子点、如何缓解不断累积的应力以及通过多种方式调制形成3d岛状量子点结构，特别是生长高in组分、长波结构的多层量子点结构依旧是一大挑战。
4.有鉴于此，本发明人专门设计了一种led外延结构及其制备方法，本案由此产生。


技术实现要素：

5.本发明的目的在于提供一种led外延结构及其制备方法，以形成高晶体质量的量子点结构并提高载流子在量子点结构的辐射复合。
6.为了实现上述目的，本发明采用的技术方案如下：
7.一种led外延结构，包括：
8.衬底及依次层叠于所述衬底表面的n型半导体层、应力释放层、隧穿势垒层、量子点结构以及p型半导体层；
9.其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构。
10.优选地，所述隧穿势垒层的厚度不大于所述量子垒的厚度。
11.优选地，通过调节所述量子阱和量子垒的厚度差，以增强所述的应力释放层的量子限制斯塔克效应。
12.优选地，在衬底与所述n型半导体层之间具有交替层叠的第一缓冲层和第二缓冲层，且所述第一缓冲层和第二缓冲层的生长温度不同。
13.优选地，所述量子点结构包括依次层叠的浸润层、量子点层、盖层以及量子势垒层。
14.具体地，所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层。
15.优选地，所述应力释放层包括交替堆叠的ingan量子阱和gan量子垒，所述隧穿势垒层包括alingan隧穿势垒层。
16.优选地，所述量子点结构包括依次层叠的ingan浸润层、ingan量子点层、gan盖层以及gan量子势垒层。
17.本发明提供了一种led外延结构的制备方法，包括：
18.提供一衬底；
19.在所述衬底表面依次生长n型半导体层、应力释放层、隧穿势垒层、量子点结构以及p型半导体层；
20.其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构。
21.优选地，所述隧穿势垒层的厚度不大于所述量子垒的厚度。
22.优选地，通过调节所述量子阱和量子垒的厚度差，以增强所述的应力释放层的量子限制斯塔克效应。
23.具体地，当所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层，则：
24.所述应力释放层包括交替堆叠的ingan量子阱和gan量子垒，所述隧穿势垒层包括alingan隧穿势垒层；
25.所述量子点结构包括依次层叠的ingan浸润层、ingan量子点层、gan盖层以及gan量子势垒层。
26.优选地，通过中断材料源通入的方式实现所述ingan浸润层与ingan量子点层的过渡生长。进一步，所述材料源通入的中断时间为10s-15s，包括端点值。
27.优选地，通过中断氨气通入的方式，形成具有周期结构ingan量子点层。
28.优选地，通过分段提高生长温度形成gan盖层，且在最后一段的gan盖层的形成过程中通入氢气。
29.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底及依次层叠于所述衬底表面的n型半导体层、应力释放层、隧穿势垒层、量子点结构以及p型半导体层；其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构，从而提高载流子在量子点结构的辐射复合。
30.其次，通过设置所述隧穿势垒层的厚度不大于所述量子垒的厚度，从而有利于电子隧穿，并通过厚度较薄的隧穿势垒层可减少应力累积，为后续量子点结构的生长奠定基础。
31.然后，通过调节所述量子阱和量子垒的厚度差，使所述应力释放层具有较大的量子阱阱宽，从而可简单、便捷地实现所述的应力释放层具有增强的量子限制斯塔克效应。
32.接着，在衬底与所述n型半导体层之间具有交替层叠的第一缓冲层和第二缓冲层，且所述第一缓冲层和第二缓冲层的生长温度不同。通过高低温交替形成所述第一缓冲层和第二缓冲层，可很好地湮灭位错，减小衬底与后续生长材料的晶格失配问题。
33.本发明还提供了一种led外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。
34.其次，本发明提供的一种led外延结构的制备方法，通过中断材料源的方式实现所述ingan浸润层与ingan量子点层的过渡生长；有助于应力弛豫，从而形成3d岛状结构，使原子能够弛豫到能量最适合的位置，达到热力学动态平衡。
35.进一步地，所述材料源通入的中断时间为10s-15s，包括端点值。通过生长中断时间的选择，使原子有足够时间迁移到能量最低位置；并避免因中断时间太长，导致原子的脱附加剧。
36.然后，通过中断氨气通入的方式，形成具有周期结构的ingan量子点层。使ingan量子点子层的表面从氮(n)稳定性转变为in稳定性，原子达到热力学平衡，同时弛豫到能量最稳定位置，进一步促进3d岛状结构的形成。
37.最后，通过分段提高生长温度形成gan盖层，且在最后一段的gan盖层的形成过程中通入氢气，大幅度的降低了晶界和位错缺陷，使得晶体质量明显提升。
附图说明
38.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
39.图1为本发明实施例所提供的led外延结构的结构示意图；
40.图2为本发明实施例所提供的缓冲层的结构示意图；
41.图3为本发明实施例所提供的应力释放层的结构示意图；
42.图4为本发明实施例所提供的量子点结构的结构示意图；
43.图5为本发明实施例所提供的量子点结构的生长控制方式示意图；
44.图中符号说明：
45.1、衬底；
46.2、缓冲层，21、第一缓冲层，22、第二缓冲层；
47.3、n型半导体层；
48.4、应力释放层，41、量子阱，42、量子垒；
49.5、隧穿势垒层；
50.6、量子点结构，61、浸润层，62、量子点层，63、盖层，64、量子势垒层；
51.7、电子阻挡层；
52.8、p型半导体层。
具体实施方式
53.为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
54.实施例1
55.如图1所示，一种led外延结构，包括：
56.衬底1及依次层叠于所述衬底1表面的n型半导体层3、应力释放层4、隧穿势垒层5、
量子点结构6以及p型半导体层8；
57.其中，所述应力释放层4用于释放应力且俘获载流子，如图3所示，其包括交替堆叠的量子阱41和量子垒42；且所述应力释放层4具有量子限制斯塔克效应，以减少载流子在所述应力释放层4中的辐射复合，促使载流子经所述隧穿势垒层5进入所述量子点结构6。
58.进一步的，所述隧穿势垒层5的厚度不大于所述量子垒42的厚度。
59.进一步的，通过调节所述量子阱41和量子垒42的厚度差，以实现所述的应力释放层4具有增强的量子限制斯塔克效应。
60.进一步的，在衬底1与所述n型半导体层3之间具有缓冲层2，如图2所示，所述缓冲层2包括交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。
61.进一步的，如图4所示，所述量子点结构6包括依次层叠的浸润层61、量子点层62、盖层63以及量子势垒层64。
62.进一步的，在所述量子点结构6以及p型半导体层8之间还设有电子阻挡层7。
63.本发明还提供了一种led外延结构的制备方法，包括：
64.提供一衬底1；
65.在所述衬底1表面依次生长n型半导体层3、应力释放层4、隧穿势垒层5、量子点结构6以及p型半导体层8；
66.其中，所述应力释放层4用于释放应力且俘获载流子，其包括交替堆叠的量子阱41和量子垒42；且所述应力释放层4具有量子限制斯塔克效应，以减少载流子在所述应力释放层4中的辐射复合，促使载流子经所述隧穿势垒层5进入所述量子点结构6。
67.进一步的，所述隧穿势垒层5的厚度不大于所述量子垒42的厚度。
68.进一步的，通过调节所述量子阱41和量子垒42的厚度差，以增强所述的应力释放层4的量子限制斯塔克效应。
69.进一步的，在衬底1与所述n型半导体层3之间具有缓冲层2，所述缓冲层2包括交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。
70.进一步的，所述量子点结构6包括依次层叠的浸润层61、量子点层62、盖层63以及量子势垒层64。
71.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底1及依次层叠于所述衬底1表面的n型半导体层3、应力释放层4、隧穿势垒层5、量子点结构6以及p型半导体层8；其中，所述应力释放层4用于释放应力且俘获载流子，其包括交替堆叠的量子阱41和量子垒42；且所述应力释放层4具有量子限制斯塔克效应，以减少载流子在所述应力释放层4中的辐射复合，促使载流子经所述隧穿势垒层5进入所述量子点结构6，从而提高载流子在量子点结构6的辐射复合。
72.其次，通过设置所述隧穿势垒层5的厚度不大于所述量子垒42的厚度，从而有利于电子隧穿，并通过厚度较薄的隧穿势垒层5可减少应力累积，为后续量子点结构6的生长奠定基础。
73.然后，通过调节所述量子阱41和量子垒42的厚度差，使所述应力释放层4具有较大的量子阱41阱宽，从而可简单、便捷地增强所述的应力释放层4的量子限制斯塔克效应。
74.接着，在衬底1与所述n型半导体层3之间具有交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。通过高低温交替形成所述第一缓冲层21和第二缓冲层22，可很好地湮灭位错，减小衬底1与后续生长材料的晶格失配问题。
75.本发明还提供了一种led外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。
76.实施例2
77.在本技术的实施例中，将实施例1所述的技术方案应用实施于氮化镓系led外延结构时，如图1至图4所示，所述led外延结构包括：
78.衬底1及依次层叠于所述衬底1表面的n型半导体层3、应力释放层4、隧穿势垒层5、量子点结构6、电子阻挡层7以及p型半导体层8；
79.其中，所述应力释放层4用于释放应力且俘获载流子，其包括交替堆叠的量子阱41和量子垒42；且所述应力释放层4具有量子限制斯塔克效应，以减少载流子在所述应力释放层4中的辐射复合，促使载流子经所述隧穿势垒层5进入所述量子点结构6。
80.所述应力释放层4包括交替堆叠的ingan量子阱41和gan量子垒42。
81.所述隧穿势垒层5包括alingan隧穿势垒层5。
82.所述量子点结构6包括依次层叠的ingan浸润层61、ingan量子点层62、gan盖层63以及gan量子势垒层64。
83.需要说明的是，所述衬底1包括蓝宝石、碳化硅、硅、氮化镓、氮化铝中的任意一种。所述n型半导体层3为n型gan层，所述p型半导体层8为p型gan层，且p型掺杂剂可以是但不限于mg掺杂，n型掺杂剂可以是但不限于si。
84.在上述实施例的基础上，在本技术一个实施例中，所述隧穿势垒层5的厚度不大于所述量子垒42的厚度。从而有利于电子隧穿，并通过厚度较薄的隧穿势垒层5可减少应力累积，为后续量子点结构6的生长奠定基础。
85.在上述实施例的基础上，在本技术一个实施例中，通过调节所述量子阱41和量子垒42的厚度差，以实现所述的应力释放层4具有增强的量子限制斯塔克效应。从而可简单、便捷地实现所述的应力释放层4具有增强的量子限制斯塔克效应。
86.在上述实施例的基础上，在本技术一个实施例中，在衬底1与所述n型半导体层3之间具有交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。通过高低温交替形成所述第一缓冲层21和第二缓冲层22，可很好地湮灭位错，减小衬底1与后续生长材料的晶格失配问题。具体地，第一缓冲层21和第二缓冲层22可以为未掺杂的gan缓冲层2。
87.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底1及依次层叠于所述衬底1表面的n型半导体层3、应力释放层4、隧穿势垒层5、量子点结构6以及p型半导体层8；其中，所述应力释放层4用于释放应力且俘获载流子，其包括交替堆叠的量子阱41和量子垒42；且所述应力释放层4具有量子限制斯塔克效应，以减少载流子在所述应力释放层4中的辐射复合，促使载流子经所述隧穿势垒层5进入所述量子点结构6，从而提高载流子在量子点结构6的辐射复合。
88.其次，通过设置所述隧穿势垒层5的厚度不大于所述量子垒42的厚度，从而有利于
电子隧穿，并通过厚度较薄的隧穿势垒层5可减少应力累积，为后续量子点结构6的生长奠定基础。
89.然后，通过调节所述量子阱41和量子垒42的厚度差，使所述应力释放层4具有较大的量子阱41阱宽，从而可简单、便捷地实现所述的应力释放层4具有增强的量子限制斯塔克效应。
90.接着，在衬底1与所述n型半导体层3之间具有交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。通过高低温交替形成所述第一缓冲层21和第二缓冲层22，可很好地湮灭位错，减小衬底1与后续生长材料的晶格失配问题。
91.实施例3
92.本发明实施例还提供了实施例2所述的led外延结构的制备方法，所用设备为mocvd，以三甲/乙基镓tmga/tega、三甲基铝tmal、氨气nh3分别为ga源、al源、氮源，n2为载气，n型、p型掺杂源分别是硅烷sih4和二茂镁cp2mg，包括：
93.s01、提供一衬底1；
94.衬底1包括蓝宝石、碳化硅、硅、氮化镓、氮化铝中的任意一种。
95.s02、在所述衬底1表面生长缓冲层2和n型gan层；在本发明的一个实施例中，所述缓冲层2具有交替层叠的第一缓冲层21和第二缓冲层22，且所述第一缓冲层21和第二缓冲层22的生长温度不同。
96.具体地，在该步骤中，将衬底1放入mocvd反应室中，在1100℃左右的温度环境下，通入高纯氢气氢化5-10分钟左右，然后降温至然后降温至500-600℃左右，通入ga源和n源生长10-30nm左右厚度的第一缓冲层21(未掺杂的gan缓冲层2)；继续升温至1000-1100℃，生长10-30nm左右厚度的层第二缓冲层22；从而形成缓冲层2。通过高低温交替形成所述第一缓冲层21和第二缓冲层22，可很好地湮灭位错，减小衬底1与后续生长材料的晶格失配问题。
97.接着，通入硅烷(sih4)，生长2um～3um左右厚度，且具有si掺杂的gan层，掺杂浓度为1-5*10
18
cm-3
；从而形成n型半导体层3。
98.s03、在所述n型gan层表面生长应力释放层4；在本发明的一个实施例中，所述应力释放层4包括交替堆叠的ingan量子阱41和gan量子垒42；通过调节所述ingan量子阱41和gan量子垒42的厚度差，使所述应力释放层4具有量子限制斯塔克效应。
99.具体地，在该步骤中，关闭掺杂源硅烷(sih4)，温度降至850-950℃，生长10-15nm左右厚度的gan量子垒42；继续降温至750-800℃，并通入in源，生长3-5nm左右厚度的ingan量子阱41；最后重复以上周期结构，生长周期为n，n为3～10；从而形成所述应力释放层4。通过调节所述ingan量子阱41和gan量子垒42的厚度差，使所述应力释放层4具有较大的量子阱41阱宽，从而可简单、便捷地实现所述的应力释放层4具有增强的量子限制斯塔克效应。
100.s04、在所述应力释放层4表面生长隧穿势垒层5；在本发明的一个实施例中，所述隧穿势垒层5包括alingan隧穿势垒层5。进一步地，所述隧穿势垒层5的厚度不大于所述gan量子垒42的厚度。
101.具体地，在该步骤中，通入al源，生长3-8nm左右厚度的alingan隧穿势垒层5。使所述alingan隧穿势垒层5的厚度不大于所述gan量子垒42的厚度，从而有利于电子隧穿，并通
过厚度较薄的隧穿势垒层5可减少应力累积，为后续量子点结构6的生长奠定基础。
102.s05、在所述隧穿势垒层5表面生长量子点结构6；在本发明的一个实施例中，所述量子点结构6包括依次层叠的ingan浸润层61、ingan量子点层62、gan盖层63以及gan量子势垒层64。在本发明的一个实施例中，通过中断材料源的方式实现所述ingan浸润层61与ingan量子点层62的过渡生长。在本发明的一个实施例中，通过分段提高生长温度形成gan盖层63，且在最后一段的gan盖层63的形成过程中通入氢气。
103.具体地，如图5所示，在该步骤中，关闭al源，降温至600-700℃，通入n2和nh3，待温度稳定后，通入tmin/tega生长3-10nm左右厚度的ingan浸润层61，且其生长时间t0，t0为15-25s；接着，中断生长，中断时间t1，t1为10-15s。通过生长中断时间的选择，使原子有足够时间迁移到能量最低位置；并避免因中断时间太长，导致原子的脱附加剧。
104.然后，通过交替nh3的通入与中断，生长所述ingan量子点层62；具体地，通入nh3时间对应为t2，关闭nh3的时间对应为t3，t2≥3s、t3≤5s，并重复生长3-10个以上周期。通过中断氨气通入的方式，形成具有周期结构的ingan量子点层62；使ingan量子点子层的表面从氮(n)稳定性转变为in稳定性，原子达到热力学平衡，同时弛豫到能量最稳定位置，进一步促进3d岛状结构的形成。
105.接着，生长所述gan盖层63。所述gan盖层63至少通过2段分步(对应为第一gan盖层63和第二gan盖层63)提高生长温度形成，且在第二段gan盖层63的形成过程中通入氢气。具体地，关闭in源，生长厚度为1-3nm左右的第一gan盖层63，其用于保护量子点不被后续升温破坏；接着，升温至800-900℃，并通入h2，生长3-5nm左右厚度的第二gan盖层63。作为一个优选方案，可通过线性变化的方式进行升温和通入h2处理。可大幅度的降低了晶界和位错缺陷，使得晶体质量明显提升。
106.s06、在所述量子点结构6表面生长gan量子势垒层64；
107.具体地，在该步骤中，生长厚度为15-25nm的gan量子势垒层64；并通过持续通入h2的方式，生长高质量的gan量子势垒层64。
108.s07、在所述gan量子势垒层64表面生长电子阻挡层7；在本发明的一个实施例中，所述电子阻挡层7包括p型algan电子阻挡层7。
109.具体地，在该步骤中，通入al源以及二茂镁(cp2mg)，生长5-10nm左右厚度，且具有mg掺杂的algan电子阻挡层7，掺杂浓度为1-5*10
18
cm-3
；从而形成的p型algan电子阻挡层7。
110.s08、在所述电子阻挡层7表面制作p型gan层；
111.具体地，在该步骤中，关闭al源，并调整mg的掺杂浓度为1-5*10
19
cm-3
，生长厚度为10-20nm的p型gan层。接着，在n2氛围下，850-900℃退火20～30分钟，最终得以形成p型半导体层8。
112.本发明提供的led外延结构的制备方法，其操作简单，易于实现。
113.其次，本发明提供的一种led外延结构的制备方法，通过中断材料源的方式实现所述ingan浸润层61与ingan量子点层62的过渡生长；有助于应力弛豫，从而形成3d岛状结构，使原子能够弛豫到能量最适合的位置，达到热力学动态平衡。
114.进一步地，所述材料源通入的中断时间为10s-15s，包括端点值。通过生长中断时间的选择，使原子有足够时间迁移到能量最低位置；并避免因中断时间太长，导致原子的脱附加剧。
115.然后，通过中断氨气通入的方式，形成具有周期结构的ingan量子点层62。使ingan量子点子层的表面从氮(n)稳定性转变为in稳定性，原子达到热力学平衡，同时弛豫到能量最稳定位置，进一步促进3d岛状结构的形成。
116.最后，通过分段提高生长温度形成gan盖层63，且在最后一段的gan盖层63的形成过程中通入氢气，大幅度的降低了晶界和位错缺陷，使得晶体质量明显提升。
117.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
118.还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
119.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种led外延结构，其特征在于，包括：衬底及依次层叠于所述衬底表面的n型半导体层、应力释放层、隧穿势垒层、量子点结构以及p型半导体层；其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构。2.根据权利要求1所述的led外延结构，其特征在于，所述隧穿势垒层的厚度不大于所述量子垒的厚度。3.根据权利要求1所述的led外延结构，其特征在于，通过调节所述量子阱和量子垒的厚度差，以增强所述的应力释放层的量子限制斯塔克效应。4.根据权利要求1所述的led外延结构，其特征在于，在衬底与所述n型半导体层之间具有交替层叠的第一缓冲层和第二缓冲层，且所述第一缓冲层和第二缓冲层的生长温度不同。5.根据权利要求1所述的led外延结构，其特征在于，所述量子点结构包括依次层叠的浸润层、量子点层、盖层以及量子势垒层。6.根据权利要求1至5任一项所述的led外延结构，其特征在于，所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层。7.根据权利要求6所述的led外延结构，其特征在于，所述应力释放层包括交替堆叠的ingan量子阱和gan量子垒，所述隧穿势垒层包括alingan隧穿势垒层。8.根据权利要求6所述的led外延结构，其特征在于，所述量子点结构包括依次层叠的ingan浸润层、ingan量子点层、gan盖层以及gan量子势垒层。9.一种led外延结构的制备方法，其特征在于，包括：提供一衬底；在所述衬底表面依次生长n型半导体层、应力释放层、隧穿势垒层、量子点结构以及p型半导体层；其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构。10.根据权利要求9所述的led外延结构的制备方法，其特征在于，所述隧穿势垒层的厚度不大于所述量子垒的厚度。11.根据权利要求9所述的led外延结构的制备方法，其特征在于，通过调节所述量子阱和量子垒的厚度差，以增强所述的应力释放层的量子限制斯塔克效应。12.根据权利要求9所述的led外延结构的制备方法，其特征在于，所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层，则：所述应力释放层包括交替堆叠的ingan量子阱和gan量子垒，所述隧穿势垒层包括alingan隧穿势垒层；所述量子点结构包括依次层叠的ingan浸润层、ingan量子点层、gan盖层以及gan量子势垒层。13.根据权利要求12所述的led外延结构的制备方法，其特征在于，通过中断材料源通
入的方式实现所述ingan浸润层与ingan量子点层的过渡生长。14.根据权利要求13所述的led外延结构的制备方法，其特征在于，通过中断氨气通入的方式，形成具有周期结构的ingan量子点层。

技术总结
本发明提供了一种LED外延结构及其制备方法，包括衬底及依次层叠于所述衬底表面的N型半导体层、应力释放层、隧穿势垒层、量子点结构以及P型半导体层；其中，所述应力释放层用于释放应力且俘获载流子，其包括交替堆叠的量子阱和量子垒；且所述应力释放层具有量子限制斯塔克效应，以减少载流子在所述应力释放层中的辐射复合，促使载流子经所述隧穿势垒层进入所述量子点结构，从而提高载流子在量子点结构的辐射复合。射复合。射复合。


技术研发人员：万志 王莎莎 陈少彬 卓祥景 程伟
受保护的技术使用者：厦门乾照光电股份有限公司
技术研发日：2023.05.12
技术公布日：2023/7/27