半导体器件的金属层布局方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件的金属层布局方法。


背景技术：

2.dram工艺中，布局通常使用多层例如3～4层金属层来进行器件连接。这导致基体上的衬底有源区与金属接触区例如源极金属接触区之间的连接较为薄弱，电压通过衬底有源区成为大电阻的长路径。
3.对于dram工艺中的cmos结构，应避免由于寄生pnp和npn双极晶体管的相互作用而在电源和接地之间产生低阻抗路径而导致锁存的问题。
4.图1是示出锁存原理的电路结构示意图。布局工程师通常要求找到一种方法来降低图1中的电阻r1、r2，以在注入的电子到达寄生双极晶体管的基极之前捕获它们。
5.图2是示出图1对应的半导体结构的横截面的图。如图2所示，在n阱(nwell)的情况下，pmos衬底是连接到高电压vcc的n+有源区。n+有源区到nwell之间有电阻r_nwell。在例如4金属工艺即存在最底层金属层(metal0或m0)、第一金属层(metal1或m1)、第二金属层(metal2或m2)以及第三金属层(metal3或m3)的情况下，假设在n+有源区到vcc端口之间有m0～m3电阻r_a1和r_a2。其中，m0和接触孔(contact)的电阻为r_a1，m1、m2、m3及其之间过孔(via)的电阻为r_a2。因此，图1中的r1可以分解为r1＝r_a1+r_a2+r_nwell。
6.在p阱(pwell)的情况下，nmos衬底是连接到接地电压gnd的p+有源区。p+有源区到psub之间有电阻r_sub。假设在p+有源区到gnd端口之间有m0～m3电阻r_b1和r_b2。其中，m0和接触孔(contact)的电阻为r_b1，m1、m2、m3及其之间过孔(via)的电阻为r_b2。因此，图1中的r2可以分解为r2＝r_b1+r_b2+r_sub。
7.由于这种结构，布局需要寻求降低电阻r_a1、r_b1，且不调整n+到p+之间的空间。这有助于降低r1和r2的总值，从而避免锁存问题。
8.此外，对于mos结构，还存在晶体管漏极侧到基体的电流泄漏问题。图3是示出mos漏电流的情况的mos结构的横截面的图。如图3所示，i3是基体和漏极之间的漏电流，主要来自pn结反向偏置电流。因此，减少到漏极的阱电阻、即基体上的衬底有源区与漏极金属接触区之间的电阻有助于避免pn结之间的电压降导致i3泄漏。


技术实现要素：

9.本发明是为了解决上述问题而完成的，其目的在于提供一种可以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻的半导体器件的金属层布局方法。
10.本发明的半导体器件的金属层布局方法用于对形成有mos结构的所述半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括：获取所述基体上的所有隔离阱区域的隔离阱获取步骤；在所述金属层中，获取在所有mos结构的源极和/或漏极侧连接到阱电压的阱电压
金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到所述阱电压金属连接路径与所述其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与所述阱电压金属连接路径进行合并的金属连接路径合并步骤。
11.优选为，在所述金属连接路径合并步骤之后，还包括在同一连接上为所述金属层及其相邻金属层之间填充接触孔、过孔的步骤。
12.优选为，在所述金属连接路径合并步骤之后，还包括按照drc、erc规则修改合并后的金属连接路径的步骤。
13.优选为，在所述金属连接路径生成步骤中，新生成的金属连接路径附有属于其对应的隔离阱的电压信息。
14.优选为，在所述金属连接路径合并步骤中，识别所述电压信息，将相同电压且相邻的金属连接路径合并为一个整体图案。
15.优选为，在所述金属连接路径生成步骤中，使新生成的金属连接路径相对于所述其他金属连接路径服从drc间距规则。
16.优选为，所述金属层是最底层金属层。
17.优选为，所述半导体器件使用dram工艺。
18.根据本发明的半导体器件的金属层布局方法，通过针对基体上的每一隔离阱区域，新生成金属连接路径以填充隔离阱区域中的自由区域，从而对金属层中的金属连接路径进行增强，可以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻。
附图说明
19.图1是示出锁存原理的电路结构示意图。图2是示出图1对应的半导体结构的横截面的图。图3是示出mos漏电流的情况的mos结构的横截面的图。图4是示出本发明实施方式所涉及的半导体器件的金属层布局方法的流程图。图5是示出没有m0增强的原始图案的图。图6是示出通过每个隔离阱来分隔基体区域的图。图7是示出识别m0图案的图。图8是示出生成新的m0图案后的图。图9是示出将新生成的m0图案与阱电压m0图案进行合并后的图。图10是示出按照drc、erc规则修改合并后的mo图案并完成最终图案的图。图11是示出使用新的m0电阻后的半导体结构的横截面的图。
具体实施方式
20.在下面参照附图更全面地描述本发明，在其中示出本发明的实施例。然而，本发明可以以不同的方式实施，而不应限制于在此阐述的实施例。在附图中可以为了清楚起见放大层和区域的尺寸和相对尺寸。
21.为了描述的方便，可在此使用空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等，来描述如图所示的一个元件或特性相对于另一元件或特性的关系。应理解，空间相对术语旨在包括除了在图中所示的指向之外的使用或操作的器件不同指向。
22.在此参照剖面图和俯视图说明描述本发明的实施例，该剖面图和俯视图的说明是本发明的理想化实施例的原理说明。因此，本发明的实施例不应构建为在此说明的区域的特定形状，而是包括由于例如制造工艺所导致的形状的偏差。因此，在图中说明的区域本质上是原理性的，并且不旨在限制本发明的范围。
23.除非另外限定，在此使用的术语具有与本发明所属领域的普通技术人员所通常理解相同的含义。术语应理解为具有与相关技术的上下文中的含义一致的含义，并不应以理想化或过度形式化来理解，除非在此明显地这样限定。
24.以下，参照图4来说明本发明实施方式所涉及的半导体器件的金属层布局方法的流程图。
25.本发明的半导体器件的金属层布局方法用于对形成有mos结构的半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括如下步骤。
26.步骤s1(隔离阱获取步骤)：获取基体上的所有隔离阱区域，即通过隔离阱来分隔基体区域。
27.步骤s2(金属连接路径识别步骤)：在金属层中，获取在所有mos结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径。
28.步骤s3(金属连接路径生成步骤)：针对每一隔离阱区域，分别生成新的金属连接路径以填充到阱电压金属连接路径与其他金属连接路径之间的自由区域。
29.在该金属连接路径生成步骤中，优选使新生成的金属连接路径相对于其他金属连接路径服从drc(design rules check(设计规则检查))间距规则。
30.此外，在该金属连接路径生成步骤中，新生成的金属连接路径可以附有属于其对应的隔离阱的电压信息。
31.步骤s4(金属连接路径合并步骤)：将新生成的金属连接路径与阱电压金属连接路径进行合并。此合并操作很重要，应确保不会导致lvs(layout versus schematic(电路图版图对照检查)：检查版图网表与电路原理图网表是否一致，即所画版图器件连接与相应的电路图连接关系的一致性检查)短路。
32.在该金属连接路径合并步骤中，可以识别新生成的金属连接路径所附有的上述电压信息，将相同电压且相邻的金属连接路径合并为一个整体图案。
33.此外，在金属连接路径合并步骤s4之后，还可以包括在同一连接上为金属层及其相邻金属层之间填充接触孔、过孔的步骤s5。
34.此外，在金属连接路径合并步骤s4之后，还可以包括按照drc(design rules check(设计规则检查)：检查版图中同层、不同层间图形的线宽、间距是否满足工艺的最小尺寸要求)、erc(electrical rule checking(电学规则检查)：检查版图中是否存在开路、短路、浮点等违反电气规则的现象)规则修改合并后的金属连接路径的步骤s6。
35.图4中，出于讨论目的，依序示出本实施方式中的步骤。然而，在其他实施方式中，一些步骤可以以与图示不同的次序发生，一些步骤同时进行，一些步骤与其他步骤结合，并
且一些步骤不存在。例如，步骤s6在图4中位于步骤s5之后，但也可以直接位于步骤s4之后。
36.以下，参照图5～图10，说明通过上述金属层布局方法来增强最底层金属层m0连接的一个示例。当然，本发明中的金属层并不限于最底层金属层m0，也可以是应用于第一金属层m1、第二金属层m2或第三金属层或m3等其他金属层。
37.图5中示出没有m0增强的原始图案的图。如图5所示，在隔离阱nwell中形成有2个pmos结构，在隔离阱pwell中形成有2个nmos结构。图5中，存在连接到阱电压vcc的两条m0路径、连接到阱电压gnd的两条m0路径、以及未连接到阱电压vcc、gnd中的任一方的两条m0路径。
38.首先，如图6所示，获取基体上的所有隔离阱区域，即通过隔离阱来分隔基体区域。在增强m0层的m0路径时，分开填充各个隔离阱区域。图6中示出两个隔离阱区域nwell和pwell。
39.接下来，如图7所示，获取在所有mos结构的源极和/或漏极侧连接到阱电压vcc、gnd的阱电压m0路径，并获取不连接到阱电压vcc、gnd的所有其他m0路径。该阱电压m0路径对应于图2中的r_a1、r_b1路径。
40.然后，如图8所示，针对每一隔离阱区域nwell、pwell，分别生成新的m0路径以填充到阱电压m0路径与其他m0路径之间的自由区域。所生成的新的m0路径相对于其他m0路径优选为服从drc空间规则。新的m0路径可以附有属于其对应的隔离阱的电压信息。
41.接下来，如图9所示，将新生成的m0路径与连接到阱电压vcc、gnd的阱电压m0路径进行合并。具体地，可以识别新生成的m0路径所附有的上述电压信息，将相同电压且相邻的m0合并为一个整体图案。
42.然后，可以在同一连接上为m1与m0之间交叉自动填充更多接触孔(contact)、过孔(via)。此步骤可以修复新生成的m0层上的浮动情况。目的是让新的m0路径通过上层金属更牢固地连接到源/漏极节点。
43.最后，按照drc、erc规则修改合并后的m0路径，得到如图10所示的最终m0路径图案。例如，不要在通道区域重叠m0路径以减少寄生电容。
44.图11中示出使用新的m0电阻后的半导体结构的横截面的图。如图11所示，与图2相比，最终的电阻方案为在原来的电阻r_a1的基础上并联连接有新的m0电阻r_a1_new，在原来的电阻r_b1的基础上并联连接有新的m0电阻r_b1_new。由此，使得电阻r1、r2在整个阱衬底(衬底有源区)到源/漏极金属接触区的路径中降低。
45.根据本实施方式的半导体器件的金属层布局方法，通过针对基体上的每一隔离阱区域，新生成金属连接路径以填充隔离阱区域中的自由区域，从而对金属层中的金属连接路径进行增强，可以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻。
46.本实施方式的半导体器件的金属层布局方法不仅适用于dram工艺，还适用于逻辑工艺。
47.另外，本实施方式的半导体器件的金属层布局方法可以通过cadence脚本或caliber脚本实现。实施方法的程序指令可以被传送或存储在计算机可读介质上。被配置来存储程序指令的各种类型的介质是可获取的并且包括硬盘、软盘、cd-rom、dvd、闪存存储器、可编程rom(prom)、随机存取存储器(ram)和各种其他形式的易失性或非易失性存储器。一般来说，计算机可访问存储介质包括在用于向计算机提供指令和/或数据期间可由计算
机访问的任何存储介质。例如，计算机可读存储介质包括存储介质，诸如磁性或光学介质(例如磁盘(固定的或可移动的))、磁带、cd-rom或dvd-rom、cd-r、cd-rw、dvd-r、dvd-rw或蓝光。存储介质还包括易失性或非易失性存储介质，诸如ram、rom、闪存存储器、经由诸如通用串行总线(usb)接口等的外围接口访问的非易失性存储器(例如，闪存存储器)等。存储介质包括微机电系统(mems)以及可经由通信介质(诸如,网络和/或无线链路)访问的存储介质。
48.本发明进行了详细的说明，但上述实施方式仅是所有实施方式中的示例，本发明并不局限于此。本发明可以在该发明的范围内对各实施方式进行自由组合，或对各实施方式的任意构成要素进行变形，或省略各实施方式的任意的构成要素。

技术特征：
1.一种半导体器件的金属层布局方法，用于对形成有mos结构的所述半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其特征在于，包括：获取所述基体上的所有隔离阱区域的隔离阱获取步骤；在所述金属层中，获取在所有mos结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到所述阱电压金属连接路径与所述其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与所述阱电压金属连接路径进行合并的金属连接路径合并步骤。2.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径合并步骤之后，还包括在同一连接上为所述金属层及其相邻金属层之间填充接触孔、过孔的步骤。3.如权利要求1或2所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径合并步骤之后，还包括按照drc、erc规则修改合并后的金属连接路径的步骤。4.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径生成步骤中，新生成的金属连接路径附有属于其对应的隔离阱的电压信息。5.如权利要求4所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径合并步骤中，识别所述电压信息，将相同电压且相邻的金属连接路径合并为一个整体图案。6.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径生成步骤中，使新生成的金属连接路径相对于所述其他金属连接路径服从drc间距规则。7.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，所述金属层是最底层金属层。8.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，所述半导体器件使用dram工艺。

技术总结
本发明提供一种半导体器件的金属层布局方法，用于对形成有MOS结构的半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括：获取基体上的所有隔离阱区域的隔离阱获取步骤；在金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到阱电压金属连接路径与其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与阱电压金属连接路径进行合并的金属连接路径合并步骤。并的金属连接路径合并步骤。并的金属连接路径合并步骤。


技术研发人员：唐力
受保护的技术使用者：东芯半导体股份有限公司
技术研发日：2023.05.19
技术公布日：2023/8/14